F-Tile PMA and FEC Direct PHY Multirate Intel FPGA IP用户指南

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ID 720998
日期 4/01/2024
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1. 引言 2. 接口概述 3. 参数 4. 使用IP Core进行设计 5. 模块描述 6. 配置寄存器概述 7. F-Tile PMA and FEC Direct PHY Multirate Intel FPGA IP用户指南归档 8. F-Tile PMA and FEC Direct PHY Multirate Intel FPGA IP用户指南的文档修订历史
1. 引言 x
1.1. IP内核概述 1.2. 发布信息 1.3. 器件系列支持 1.4. 器件速度等级支持 1.5. 资源使用 1.6. 相关文档
1.1. IP内核概述 x
1.1.1. 重配置组(Reconfiguration Group) 1.1.2. 基本设置文件(Base Profile) 1.1.3. 次级设置文件(Secondary Profile) 1.1.4. 启动设置文件(Startup Profile) 1.1.5. 受支持的重配置组
2. 接口概述 x
2.1. 时钟信号 2.2. 复位信号 2.3. TX和RX并行和串行信号 2.4. 自定义节奏(Custom Cadence)控制和状态信号 2.5. TX和RX PMA状态信号 2.6. RS-FEC信号 2.7. TX和RX PMA FIFO信号 2.8. PMA Avalon存储器映射信号 2.9. Datapath Avalon存储器映射信号
3. 参数 x
3.1. 动态重配置QSF设置 3.2. 用于不同的重配置设置文件的QSF设置 3.3. 生成IP-XACT文件
3.2. 用于不同的重配置设置文件的QSF设置 x
3.2.1. 旁路RX适应 (RX Adaptation) QSF设置
4. 使用IP Core进行设计 x
4.1. Intel® FPGA IP core的安装和许可 4.2. 指定IP Core参数和选项 4.3. 生成的文件结构 4.4. 配置F-Tile PMA/FEC Direct PHY Multirate Intel FPGA IP Core
4.1. Intel® FPGA IP core的安装和许可 x
4.1.1. Intel® FPGA IP Evaluation Mode
4.2. 指定IP Core参数和选项 x
4.2.1. 用于IP设计的参考和系统PLL时钟
4.4. 配置F-Tile PMA/FEC Direct PHY Multirate Intel FPGA IP Core x
4.4.1. 配置F-Tile PMA/FEC Direct PHY Multirate Intel FPGA IP Core的步骤
6. 配置寄存器概述 x
6.1. 控制动态重配置的重配置软核CSR寄存器 6.2. 配置寄存器
6.2. 配置寄存器 x
6.2.1. F-Tile PMA/FEC Direct PHY Intel FPGA IP Core软核CSR寄存器 6.2.2. F-Tile PMA/FEC Direct PHY Multirate Intel FPGA IP Core软核CSR寄存器
6.2.1. F-Tile PMA/FEC Direct PHY Intel FPGA IP Core软核CSR寄存器 x
6.2.1.1. 控制带分段的重配置软核CSR
1. 引言
2. 接口概述
3. 参数
4. 使用IP Core进行设计
5. 模块描述
6. 配置寄存器概述
7. F-Tile PMA and FEC Direct PHY Multirate Intel FPGA IP用户指南归档
8. F-Tile PMA and FEC Direct PHY Multirate Intel FPGA IP用户指南的文档修订历史

5. 模块描述

F-Tile PMA/FEC Direct PHY Multirate Intel FPGA IP使您能够使用F-Tile的所有功能和组件来获取比现有的单速率 F-Tile PMA/FEC Direct PHY Intel FPGA IP中可用的更多带宽。
下面的结构图显示了F-Tile PMA/FEC Direct PHY Multirate Intel FPGA IP的互连。此结构图包含了一个软核IP (SIP)和硬核 IP (HIP)模块，用于启动和设置文件实例。
图 22. 结构图

F-Tile PMA/FEC Direct PHY Multirate Intel FPGA IP包含一个软核IP (SIP)， 使客户能够使用F-Tile收发器硬核IP (HIP)的所有功能和组件来获取比现有的单速率 F-Tile PMA/FEC Direct PHY Intel FPGA IP中可用的更多带宽。

F-tile使用嵌入式多芯片互连桥接(EMIB)技术连接到FPGA架构。EMIB Deskew模块可纠正主FPGA芯片与F-Tile之间的EMIB接口可能出现的偏斜。

PMA可以是FGT类型。F-Tile PMA/FEC Direct PHY Multirate Intel FPGA IP从系统PLL获取其时钟。内部生成的时钟用于驱动数据。默认的基本设置文件代表生成的IP中可用的最大资源。基本设置文件在GUI中标记为Profile #0。

IP从F-Tile Reference and System PLL Clocks Intel FPGA IP接收其主时钟输入。系统PLL频率必须是驱动或接收并行数据速率的至少两倍。IP中的默认系统PLL频率为830.078125 MHz，TX PLL lock和RX CDR的参考设置频率为156.25 MHz。

软核IP模块(SIP)是F-Tile PMA/FEC Direct PHY Multirate Intel FPGA IP的控制逻辑。SIP包括胶合逻辑，将信号多路复用到正确的PMA通道。例如，一个1-bit tx_reset信号可以直接去到对应的发送器。tx_reset端口的比特宽度等于可能的最大分段数量。例如，在100G-4 Reconfigurable组中，如果系统使用所有四个PMA通道作为一个分段进行启动，那么所有通道的复位都应该来自tx_reset[0]。

自定义节奏(custom cadence)逻辑的目的是使您能够在FIFO上溢的情况下使tx data valid与tx_cadence信号保持同步。功能性与单速率F-Tile PMA/FEC Direct PHY Intel FPGA IP core相同。

去偏斜逻辑(deskew logic)在F-Tile PMA/FEC Direct PHY Multirate Intel FPGA IP中包括了TX去偏斜脉冲插入。此逻辑用于在PMA direct模式的接收器上将属于同一发送器的通道对齐在一起。对于FEC direct模式，此逻辑将属于同一分段和子系统的通道对齐。

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