2.1. 时钟信号

F-Tile PMA and FEC Direct PHY Multirate Intel FPGA IP用户指南

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ID 720998

日期 4/01/2024

版本 24.1-4.1.0

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2.1. 时钟信号

下表描述了作为F-Tile PMA/FEC Direct PHY Multirate Intel FPGA IP的时钟接口的一部分的时钟信号。

表 7. TX和RX参考时钟和时钟输出接口信号请参考定义端口和信号参考中接口端口的比特的变量来了解变量的定义。
信号名称	时钟域/复位	方向	说明
`rx_clkout_stream<x>` `rx_clkout2_stream<x>` `tx_clkout_stream<x>` `tx_clkout2_stream<x>`	N/A	输出	默认情况下使能的输出端口。通过选择TX/RX时钟选项，您可以选择这些端口中的其中一个端口。这些是Intel FPGA IP中的每个数据流，因为系统模式下的接口要求时钟信号是每时钟单个比特。
`coreclkin`	N/A	输入	通常由system pll div by 2时钟驱动的内核时钟。所有FPGA软核逻辑都使用这些时钟。
`tx_pll_refclk_link_xcvr<n>_prof<j>`	N/A	输入	这些时钟端口为1比特。这既不是物理端口，也不是逻辑端口。您可以将此时钟端口连接到F-Tile Reference and System PLL Clocks Intel® FPGA IP的<out_refclk_fgt<x>>端口。此链接可引导 Quartus® Prime专业版软件正确地配置时钟网络。
`rx_cdr_refclk_link_xcvr<n>_prof<j>`	N/A	输入	这些时钟端口为1比特。这既不是物理端口，也不是逻辑端口。您可以将此时钟端口连接到F-Tile Reference and System PLL Clocks Intel® FPGA IP的<out_refclk_fgt<x>>端口。此链接可引导 Quartus® Prime专业版软件正确地配置时钟网络。
`system_pll_clk_link`	N/A	输入	这是系统PLL输出时钟的虚拟表示。这既不是物理端口，也不是逻辑端口。您可以将此时钟端口连接到F-Tile Reference and System PLL Clocks Intel® FPGA IP的<out_systempll_clk_0>端口。此链接可引导 Quartus® Prime专业版软件正确地配置时钟网络。

注：以_link结尾的端口必须连接到F-Tile Reference and System PLL Clocks Intel® FPGA IP。您不能对这些端口进行仿真。