F-Tile PMA and FEC Direct PHY Multirate Intel FPGA IP用户指南

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ID 720998
日期 4/01/2024
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1. 引言 2. 接口概述 3. 参数 4. 使用IP Core进行设计 5. 模块描述 6. 配置寄存器概述 7. F-Tile PMA and FEC Direct PHY Multirate Intel FPGA IP用户指南归档 8. F-Tile PMA and FEC Direct PHY Multirate Intel FPGA IP用户指南的文档修订历史
1. 引言 x
1.1. IP内核概述 1.2. 发布信息 1.3. 器件系列支持 1.4. 器件速度等级支持 1.5. 资源使用 1.6. 相关文档
1.1. IP内核概述 x
1.1.1. 重配置组(Reconfiguration Group) 1.1.2. 基本设置文件(Base Profile) 1.1.3. 次级设置文件(Secondary Profile) 1.1.4. 启动设置文件(Startup Profile) 1.1.5. 受支持的重配置组
2. 接口概述 x
2.1. 时钟信号 2.2. 复位信号 2.3. TX和RX并行和串行信号 2.4. 自定义节奏(Custom Cadence)控制和状态信号 2.5. TX和RX PMA状态信号 2.6. RS-FEC信号 2.7. TX和RX PMA FIFO信号 2.8. PMA Avalon存储器映射信号 2.9. Datapath Avalon存储器映射信号
3. 参数 x
3.1. 动态重配置QSF设置 3.2. 用于不同的重配置设置文件的QSF设置 3.3. 生成IP-XACT文件
3.2. 用于不同的重配置设置文件的QSF设置 x
3.2.1. 旁路RX适应 (RX Adaptation) QSF设置
4. 使用IP Core进行设计 x
4.1. Intel® FPGA IP core的安装和许可 4.2. 指定IP Core参数和选项 4.3. 生成的文件结构 4.4. 配置F-Tile PMA/FEC Direct PHY Multirate Intel FPGA IP Core
4.1. Intel® FPGA IP core的安装和许可 x
4.1.1. Intel® FPGA IP Evaluation Mode
4.2. 指定IP Core参数和选项 x
4.2.1. 用于IP设计的参考和系统PLL时钟
4.4. 配置F-Tile PMA/FEC Direct PHY Multirate Intel FPGA IP Core x
4.4.1. 配置F-Tile PMA/FEC Direct PHY Multirate Intel FPGA IP Core的步骤
6. 配置寄存器概述 x
6.1. 控制动态重配置的重配置软核CSR寄存器 6.2. 配置寄存器
6.2. 配置寄存器 x
6.2.1. F-Tile PMA/FEC Direct PHY Intel FPGA IP Core软核CSR寄存器 6.2.2. F-Tile PMA/FEC Direct PHY Multirate Intel FPGA IP Core软核CSR寄存器
6.2.1. F-Tile PMA/FEC Direct PHY Intel FPGA IP Core软核CSR寄存器 x
6.2.1.1. 控制带分段的重配置软核CSR
1. 引言
2. 接口概述
3. 参数
4. 使用IP Core进行设计
5. 模块描述
6. 配置寄存器概述
7. F-Tile PMA and FEC Direct PHY Multirate Intel FPGA IP用户指南归档
8. F-Tile PMA and FEC Direct PHY Multirate Intel FPGA IP用户指南的文档修订历史

3. 参数

您可以从 Quartus® Prime专业版软件IP catalog中为 Agilex™ 7器件选择F-Tile PMA/FEC Direct PHY Multirate Intel FPGA IP core。若要自定义IP core，则需要在IP parameter editor中指定相关参数。
以下图表列出并描述了所有的IP参数以及它们是如何在GUI中显示的。
图 1. IP Parameter Editor: General选项卡
表 17.  参数设置：General选项卡
参数 受支持的值 默认设置 说明
General Options
PMA type

FGT

FHT

FGT 选择F-Tile中的目标PMA类型。
  • FGT支持每个通道高达58 Gbps。
  • FHT支持每个通道高达116 Gbps，每个tile最多有四个FHT PMA通道。
Reconfiguration group

FGT支持的值：

25G-1 Reconfigurable

50G-1 Reconfigurable

50G-2 Reconfigurable

100G-2 Reconfigurable

100G-4 Reconfigurable

200G-4 Reconfigurable

200G-8 Reconfigurable

400G-8 Reconfigurable

150G-6 Reconfigurable

300G-12 Reconfigurable

FHT支持的值：

25G-1 Reconfigurable

50G-1 Reconfigurable

50G-2 Reconfigurable

100G-1 Reconfigurable

100G-2 Reconfigurable

100G-4 Reconfigurable

200G-2 Reconfigurable

200G-4 Reconfigurable

400G-4 Reconfigurable

25G-1 Reconfigurable

选择重配置组。重配置组表示所支持的最多分段类型，数据速率以及用于改组的最大数量的PMA。

PMA Mode

Duplex

TX Simplex

RX Simplex

Duplex 选择PMA操作模式。
Enable RS-FEC use

On

Off

Off

选择是否在任意一个后续设置文件中使能RS-FEC。

如果未选择此属性，，那么在所有设置文件中与RS-FEC相关的所有属性都显示为灰色。
System PLL frequency

31.25MHz - 1000MHz

830.078125

设置系统PLL输出时钟频率。
Number of secondary profiles 1-32 1 选择次级设置文件(secondary profile)的数量。

每个次级设置文件都会在IP GUI中使能一个新的选项卡。例如，将设置文件的值设置为8会生成8个次级设置文件选项卡。
Datapath Avalon® Memory-Mapped Interface Options
Enable datapath Avalon® interface

On

Off

Off 使能或禁止数据路径 Avalon® 接口。
Enable soft CSR

On

Off

Off 开启或关闭软核CSR功能。
Enable reconfiguration soft CSR

On

Off

Off 开启或关闭重配置软核CSR功能。
Enable readdatavalid port on datapath Avalon® interface

Off

On

Off

Off指定无readdatavalid端口，waitrequest低表示数据有效。

On指定readdatavalid端口表示数据有效。

Enable Debug Endpoint on datapath Avalon® interface

On

Off

Off 使能时，IP包含一个嵌入式Debug Master Endpoint，从内部连接 Avalon® 存储器映射的从接口。Debug Master Endpoint可以访问FEC的重配置空间。它可以通过JTAG使用System Console执行某些测试并调试功能。此选项可能要求您在系统中包含一个jtag_debug链路。
PMA Avalon® Memory-Mapped Interface Options
Enable PMA Avalon® interface

On

Off

Off

使能或禁止PMA Avalon® 接口。

Enable readdatavalid port on PMA Avalon® interface

On

Off

Off

Off指定无readdatavalid端口，waitrequest低表示数据有效。

On指定readdatavalid端口表示数据有效。

Enable Debug Endpoint on PMA Avalon® interface

On

Off

Off

使能时，IP包含一个嵌入式Native PHY Debug Master Endpoint，从内部连接到Avalon存储器映射的从接口。Native PHY Debug Master Endpoint可以访问PMA通道的重配置空间。
图 2. IP Parameter Editor: Profile #0
表 18.  参数设置：Profile #N (N=0-32)选项卡
参数 受支持的值 默认设置 说明
Target fracture

All

0-32

All 一个配置文件可以定义重配置子集的一部分，例如，在100G重配置组中，其中一个50G子集可以被此设置文件定义。当选择了All时，此设置文件将被例化多次，并且面向所有的PMA。否则，它应用到所选的PMA。对于multi-PMA设置文件，此设置文件从基本设置文件开始连续应用于PMA。
Profile group id 0:32 0 此设置应该根据可用子集设置文件的总数以及您要选择分配给每个配置文件的id来分配给每个设置文件配置。
Use profile for startup

On

Off

N/A 使能时，此设置文件成为启动(start-up)配置的一部分。.
FGT PMA Configuration rules

Basic

OTN

CPRI

GPON

SDI

SONET

SATA

Basic 选择FGT PMA的协议配置规则。需要为单独PMA设置参数。
PMA Modulation type

NRZ

PAM4

PAM4

指定用于串行数据的调制类型。
PMA Data Rate
FHT
  • 24-29 Gbps NRZ
  • 48-58 Gbps NRZ and PAM4
  • 96-116 Gbps PAM4
FGT
  • 1-32 Gbps NRZ
  • 20-158.125 PAM4

26562.5

指定PMA数据速率(单位：Mbps)。
PMA Width

8

10

16

20

32

64

128

32 指定PMA数据宽度。
图 3. IP Parameter Editor: Secondary Profiles #1-32
表 19.  Secondary Profiles: Profile #N (N=1-32)选项卡的其他参数设置
参数 受支持的值 默认设置 说明
Copy from reference profile to profileN N/A N/A 当您点击这个按钮时，Reference profile的参数设置被复制到当前设置文件中。
Enable separate reference clock ports for profile
注： 此参数仅用于次级设置文件(secondary profile)。
N/A N/A 默认情况下，只有基本设置文件的参考时钟端口是在顶层可用的。所有其他PMA都得到与基本设置文件相同的参考时钟。当选择了此选项时，参考时钟端口用于次级设置文件。当不同设置文件中的相同PMA有不同的参考时钟连接时， Quartus® Prime专业版软件会检测参考时钟切换的意图。
图 4. IP Parameter Editor: TX FGT Datapath Options P0
表 20.  参数设置：TX FGT Datapath Options PN (N=0-32)
参数 受支持的值 默认设置 说明
TX FGT PMA PN (N=0-32)
Enable Gray Coding

On

Off

Off 使能Gray编码。仅适用于PAM4编码。
Enable precoding

On

Off

Off 使能预编码。仅适用于PAM4编码。
Enable fgt_tx_beacon port

On

Off

Off 使能用于SATA的fgt_tx_beacon端口。
TX User Clock Setting PN (N=0-32)
Enable TX user clock 1

On

Off

Off 控制缓冲器以使能/禁用TX user clock 1。如果没有使用此时钟，那么您可以禁止此设置以达到节能的目的。
Enable TX user clock 2

On

Off

Off 控制缓冲器以使能/禁用TX user clock 2。如果没有使用此时钟，那么您可以禁止此设置以达到节能的目的。
TX user clk div by

12-139.5

32 从TX PLL的Fvco到TX user clock的分频因数。可接受的值范围从12到139.5，增量为0.5。此时钟源驱动TX user clock 1和2。
TX FGT PLL Settings PN (N=0-32)
Output frequency Output Displays preset frequency 显示计算出的TX FGT PLL输出频率。
VCO frequency Output Displays preset frequency 显示计算出的TX FGT PLL VCO输出频率。
Enable TX FGT PLL cascade mode

On

Off

Off 在单一通道配置中，选择RX CDR PLL从TX PLL输出获得其参考时钟的模式。在多通道配置中，选择initiator和responder的RX CDR PLL从initiator TX PLL output获得它们的参考时钟和responder的TX PLL从initiator TX PLL output获得它们的参考时钟的模式。
Enable TX FGT PLL fractional mode

On

Off

Off 使能TX FGT PLL的小数模式(fractional mode)。
TX FGT PLL reference clock frequency 25 to 380 MHz 156.25 MHz 选择TX FGT PLL的参考时钟频率(MHz)。范围是：
  • 25 – 380 MHz，对FGT PMA配置参考时钟时。(如果使用HDMI协议，那么仅使用25 – 100 MHz)
  • 100 – 380 MHz，对System PLL配置参考时钟时，或者参考时钟与System PLL和FGT PMA共享时。
TX PMA Interface P0
注： 这些接口端口仅在基本设置文件(Profile #0)选项卡中可用。
Enable tx_pmaif_fifo_empty port

On

Off

Off 对表示TX PMA Interface FIFO的空状态的端口进行使能。
Enable tx_pmaif_fifo_pempty port

On

Off

Off 对表示TX PMA Interface FIFO的部分空状态的端口进行使能。
Enable tx_pmaif_fifo_pfull port

On

Off

Off 对表示TX PMA Interface FIFO的部分满状态的端口进行使能。
TX Core Interface PN (N=0-32)
TX Clock Options PN (N=0-32)
Selected tx_clkout clock source

Word Clock

Bond Clock

User Clock 1

User Clock 2

Sys PLL clock

Sys PLL Clock Div2

Sys PLL Clock Div2

指定tx_clkout输出端口源。

Frequency of tx_clkout Output Displays frequency value

根据tx_clkout源选择显示tx_clkout的频率(MHz)。

Enable tx_clkout2 port
注： 此参数仅在基本设置文件(Profile #0)中可用，因为它与端口选择相关。

On

Off

Off

使能可选的tx_clkout2输出时钟。

Selected tx_clkout2 clock source

Word Clock

Bond Clock

User Clock 1

User Clock 2

Sys PLL clock

Sys PLL Clock Div2

Word Clock

指定tx_clkout2输出端口源。

tx_clkout2 clock divby

1

2

4

1

选择对tx_clkout2输出端口源进行分频的tx_clkout2分频器设置。

Frequency of tx_clkout2 Output Displays frequency value

根据tx_clkout2源选择和 tx_clkout2时钟分频因数显示tx_clkout2的频率(MHz)。

图 5. IP Parameter Editor: TX FHT Datapath Options P0
表 21.  参数设置：TX FHT Datapath Options PN (N=0-32)
参数 受支持的值 默认设置 说明
TX FHT PMA PN (N=0-32)
Enable FHT TX P&N Invert Disabled/Enabled Disabled 使能此参数以反转TX P和N输出。
Select FHT Lane PLL refclk source 100, 156.25 156.25 选择FHT Lane PLL refclk源。
  • 100选择从通用PLL到通道PLL的100 MHz输出。
  • 156.25选择从通用PLL到通道PLL的156.25 MHz输出。
FHT user clk div33_34 select

DIV_33

DIV_34

DIV_33_BY_2

DIV_34_BY_2

DIV_33_BY_2

为TX用户时钟选择四个DIV时钟输出中的一个。请参考Clocking来了解关于如何使用此输出的更多信息。
Enable FHT TX pre-encoder

On

Off

Off 使能FHT TX预编码器。此设置必须与链路伙伴的RX预编码器设置相匹配。
Enable FHT PLL pre-divider

On

Off

Off 使能FHT PLL预分频器。如果禁用，那么预分频器值为1，如果使能，那么预分频器值为2。在某些配置中，禁用此参数会将通道PLL设置成小数模式，为了实现更高的性能，您必须使能此参数以将通道PLL设置成整数模式。
Enable FHT TX user clk1

On

Off

Off 使能FHT TX user clk1。
FHT TX user clk1 select DIV3334

DIV40

DIV3334 FHT TX user clk1选择，您可以选择DIV3334 (在user div33_34中列出的四个DIV时钟中的一个)或者DIV40时钟。请参考Clocking来了解更多信息。
Enable FHT TX user clk2

On

Off

Off 使能FHT TX user clk2。
FHT TX user clk2 select DIV3334

DIV40

DIV3334 FHT TX user clk2选择，您可以选择DIV3334或者DIV40时钟。请参考Clocking来了解更多信息。
图 6. IP Parameter Editor: RX FGT Datapath Options P0
表 22.  参数设置：RX FGT Datapath Options PN (N=0-32)
参数 受支持的值 默认设置 说明
GT PMA PN (N=0-32)
Enable Gray Coding

On

Off

Off 使能Gray编码。仅适用于PAM4编码。
Enable precoding

On

Off

Off 使能预编码。仅适用于PAM4编码。
Enable SATA squelch detection

On

Off

Off 使能SATA的静噪检测。
Enable fgt_rx_signal_detect port

On

Off

Off 使能fgt_rx_signal_detect端口。
Enable fgt_rx_signal_detect_lfps port

On

Off

Off 使能fgt_rx_signal_detect_lfps端口。
RX FGT CDR Settings PN (N=0-32)
Output frequency N/A Displays preset frequency 指定从IP配置派生出的不可编辑的RX FGT CDR输出频率初始值。
VCO frequency N/A Displays preset frequency 指定从IP配置派生出的不可编辑的RX FGT CDR VCO输出频率初始值。
RX FGT CDR reference clock frequency 25.781250-250.000000 156.25 MHz 选择CDR的参考时钟频率。
Enable fgt_rx_set_locktoref port

On

Off

Off 置位此信号将使CDR保持在lock to reference模式。置低此信号将使CDR保持在auto模式。当切换模式时，置位reset。在手动参考时钟模式中，通过对软核CSR进行相应的写操作来切换复位控制器，以忽略locktodata模式。
Enable fgt_rx_cdr_freeze port

On

Off

Off 此端口用于GPON在非活动时段冻结CDR锁定状态。
CDR lock mode

auto

manual lock to reference

auto

当选择了auto时，在用户启动的复位(或上电)期间，CDR首先尝试锁定到数据(如果存在)。默认情况下，lock to data的丢失会重新触发RX PMA复位。

当选择了manual lock to reference时，fgt_rx_set_locktoref控制CDR锁定行为。如果fgt_rx_set_locktoref是低电平，CDR在auto模式下运行。如果fgt_rx_set_locktoref是高电平，那么CDR在lock to reference模式下运行。在手动模式中，您应该通过相应的软核CSR写入来配置复位控制器，以忽略lock to data状态。

RX User Clock Setting PN (N=0-32)
Enable RX user clock

On

Off

Off RX CDR输出频率的分频器值。如果没有使用此时钟，那么您可以禁用此时钟以达到节能的目的。此时钟源驱动Core Interface中的RX User Clock 1和User Clock 2。
RX user clock div by: 12-139.5 32 从RX CDR的Fvco到RX user clock的分频因数。可接受的值的范围从12到139.5，递增量为0.5。
RX PMA Interface P0
注： 这些接口端口仅在基本设置文件(Profile #0)选项卡中可用。
Enable rx_pmaif_fifo_empty port

On

Off

Off 对表示RX PMA Interface FIFO的空状态的端口进行使能。
Enable rx_pmaif_fifo_pempty port

On

Off

Off 对表示RX PMA Interface FIFO的部分空状态的端口进行使能。
Enable rx_pmaif_fifo_pfull port

On

Off

Off 对表示RX PMA Interface FIFO的部分满状态的端口进行使能。
RX Core Interface PN (N=0-32)
RX Clock Options PN (N=0-32)
Selected rx_clkout clock source

Word Clock

Bond Clock

User Clock 1

User Clock 2

Sys PLL clock

Sys PLL Clock Div2

Sys PLL Clock Div2

指定rx_clkout输出端口源。

Frequency of rx_clkout Output Displays frequency value

根据rx_clkout源选择来显示rx_clkout的频率(MHz)。

Enable rx_clkout2 port
注： 此参数仅在基本设置文件(Profile #0)中可用，因为它与端口选择相关。

On

Off

Off

使能可选的rx_clkout2输出时钟。

Selected rx_clkout2 clock source

Word Clock

Bond clock

User clock 1

User clock 2

Sys PLL clock

Sys PLL Clock div2

Word Clock

指定rx_clkout2输出端口源。

rx_clkout2 clock divby

1

2

1

选择rx_clkout2分频器设置，对rx_clkout2输出端口源进行分频。

Frequency of rx_clkout2 Output Displays frequency value

根据rx_clkout2源选择和rx_clkout2时钟分频因数来显示rx_clkout2的频率(MHz)。

图 7. IP Parameter Editor: RX FHT Datapath Options P0
表 23.  参数设置：RX FHT Datapath Options PN (N=0-32)
参数 受支持的值 默认设置 说明
RX FHT PMA PN (N=0-32)
Enable FHT RX PAM4 Level Alternative Coding

On

Off

Off 使能RX PAM4 Level Alternative Coding。此参数禁用时，链路伙伴必须发送设置为0xB4的格雷码。此参数使能时，链路伙伴必须发送设置为0x6C的格雷码。对于正常操作或者处于内部或外部环回中，您必须禁用此参数。
Enable FHT RX P&N Invert Disabled/Enabled Disabled 使能此参数来反转RX P和N输入。
Enable FHT RX data profile Disabled/Enabled Enabled 使能FHT RX数据设置文件以设置决定RX数据质量的1M RX Data比特中的1的数量阈值。如果接收到的1的数量不在指定的最小和最大阈值范围内，那么会指示出RX坏状态。
注： 此参数必须是Enabled。
FHT RX user clk div33_34 select

RX_DIV_33

RX_DIV_34

RX_DIV_33_BY_2

RX_DIV_34_BY_2

RX_DIV_33_BY_2 为RX user clock选择四个DIV时钟输出中的一个。请参考Clocking来了解更多信息。
Enable FHT RX pre-encoder

On

Off

Off 使能FHT TX预编码器。此设置必须与链路伙伴的RX预 编码器设置相匹配。
Enable FHT RX user clk1

On

Off

Off 使能FHT RX user clk1。
FHT RX user clk1 select

DIV3334

DIV40

DIV3334 FHT RX user clk1选择。请参考Clocking来了解更多信息。
Enable FHT RX user clk2

On

Off

Off 使能FHT RX user clk2。
FHT RX user clk2 select

DIV3334

DIV40

DIV3334 FHT RX user clk2选择。请参考Clocking来了解更多信息。
图 8. IP Parameter Editor: RS-FEC P0
表 24.  参数设置：RS-FEC PN (N=0-32)
参数 受支持的值 默认设置 说明
Enable RS-FEC

On

Off

Off
使能RS-FEC模块。
RS-FEC Mode:
  • Ethernet Technology Consortium (ETC) RS (272,258)
  • IEEE 802.3 RS (528,514) (CL 91)
  • IEEE 802.3 RS (544,514) (CL 91) ETC
  • Fibre Channel RS (528, 514)
  • FlexO RS (528, 514)
  • IEEE 802.3 RS (544,514) (CL 134)
  • Custom IEEE 802.3 RS (544, 514) (CL 134) @26.5625Gbps
  • Interlaken RS (544, 514)
  • Fibre Channel RS (544, 514)
  • FlexO RS (544, 514)
IEEE 802.3 RS (528,514) (CL 91)

指定各种拓扑结构的RS-FEC模式。
Enable RS-FEC data interleave pattern

On

Off

Off

FEC通道在每个物理通道上是比特交错的。使能时：64/80 (仅适用于IEEE 802)。
注： F-Tile PMA/FEC Direct PHY Multirate Intel FPGA IP不支持RS-FEC环回。
图 9. IP Parameter Editor: FGT Analog Parameters PN (N=0-32)
表 25.  参数设置：FGT TX Equalization (EQ) PN (N=0-32)
参数 值 默认设置 说明
FGT TXEQ Post Tap 1, 1.0 step size 0 to 19 0 FGT TX EQ Post Tap 1的选项，步长增量为1.0。
FGT TXEQ Pre Tap 1, 1.0 step size 0 to 15 5 FGT TX EQ Pre Tap 1的选项，步长增量为1.0。
FGT TXEQ Pre Tap 2, 1.0 step size 0 to 7 0

FGT TX EQ Pre Tap 2的选项，步长增量为1.0。
FGT TXEQ Main Tap, 1.0 step size 0 to 55 35 FGT TX EQ Main Tap的选项，步长增量为1.0。
表 26.  参数设置：FGT RX PN (N=0-32)
参数 值 默认设置 说明
Select FGT RX Onchip Termination RX_ONCHIP_TERMINATION_R_1(85 Ohms)

RX_ONCHIP_TERMINATION_R_2(100 ohms)

RX_ONCHIP_TERMINATION_R_1(85 Ohms) 选择FGT RX终端电阻设置。
Enable FGT RX AC Couple DISABLE

ENABLE

ENABLE 使能RX外部AC耦合设置。
Enable FGT VSR mode VSR_MODE_LOW_LOSS

VSR_MODE_HIGH_LOSS

VSR_MODE_DISABLE

VSR_MODE_LOW_LOSS 使能VSR模式设置。
RXEQ VGA Gain 0 to 63 0 RX EQ VGA增益值的选项，步长增量为1.0。
注： 只有当RX Datapath Options中的Adaptation mode设置为manual时，此参数才可用。
RXEQ High Frequency Boost 0 to 63 0 RX EQ高频增强值的选项，步长增量为1.0。
注： 只有当RX Datapath Options中的Adaptation mode设置为manual时，此参数才可用。
RXEQ DFE Data Tap1 0 to 63 0 RX EQ DFE data tap1值的选项，步长增量为1.0。
注： 只有当RX Datapath Options中的Adaptation mode设置为manual时，此参数才可用。
图 10. IP Parameter Editor: FHT Analog Parameters PN (N=0-32)
表 27.  参数设置：FHT TX PN (N=0-32)
参数 值 默认设置 说明
Enable FHT TX P&N Invert Disabled

Enabled

Disabled 使能FHT TX P和N反转。
Enable FHT TXOUT Tristate Disabled

Enabled

Disabled 在FHT TX串行输出上使能三态。
Select FHT TX Termination TXTERM_OFFSET_P0(90 Ohms)

TXTERM_OFFSET_M1(96.8 Ohms)

TXTERM_OFFSET_P0(90 Ohms) 选择FHT TX终端电阻设置。
表 28.  参数设置：FHT TX Equalization (EQ) PN (N=0-32)
参数 值 默认设置 说明

Post-Cursor 4, 0.25 step size

-8.0 to +7.75 0.0 FHT post tap 4系数，0.25步长。
Post-Cursor 3, 0.25 step size -8.0 to +7.75 0.0 FHT post tap 3系数，0.25步长。
Post-Cursor 2, 0.25 step size -8.0 to +7.75 0.0 FHT post tap 2系数，0.25步长。
Post-Cursor 1, 0.5 step size -16.0 to +15.5 0.0 FHT post tap系数，0.5步长。
Main-Cursor,0.5 step size 0.0 to 41.5 41.5 FHT main tap系数，0.5步长。
Pre-Cursor 1,0.5 step size -16.0 to +15.5 0.0 FHT pre tap 1系数，0.5步长。
Pre-Cursor 2,0.25 step size -8.0 to +7.75 0.0 FHT pre tap 2系数，0.25步长。
Pre-Cursor 3,0.25 step size -8.0 to +7.75 0.0 FHT pre tap 3系数，0.25步长。
表 29.  参数设置：FHT RX PN (N=0-32)
参数 值 默认设置 说明
Enable FHT RX P&N Invert Disabled

Enabled

Disabled 使能FHT RX P和N反转。
Select FHT RX Termination RXTERM_OFFSET_P0(90 Ohms)

RXTERM_OFFSET_P2(94.6 Ohms)

RXTERM_OFFSET_P3(97.7 Ohms)

RXTERM_OFFSET_P4(100 Ohms)

RXTERM_OFFSET_P5(102.3 Ohms)

RXTERM_OFFSET_P6(105.4 Ohms)

RXTERM_OFFSET_P7(107.7 Ohms)

RXTERM_OFFSET_P8(110 Ohms)

RXTERM_OFFSET_M4(80.8 Ohms)

RXTERM_OFFSET_M5(83.1 Ohms)

RXTERM_OFFSET_M6(85.4 Ohms)

RXTERM_OFFSET_M7(87.7 Ohms)

RXTERM_OFFSET_P0(90 Ohms) 选择FHT RX终端电阻设置。
Select FHT external AC Cap EXTERNAL_AC_CAP_ENABLE

EXTERNAL_AC_CAP_DISABLE

EXTERNAL_AC_CAP_ENABLE 使能外部AC耦合电容。

本章节内容
动态重配置QSF设置
用于不同的重配置设置文件的QSF设置
生成IP-XACT文件

二级标题