F-Tile PMA and FEC Direct PHY Multirate Intel FPGA IP用户指南

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ID 720998
日期 4/01/2024
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1. 引言 2. 接口概述 3. 参数 4. 使用IP Core进行设计 5. 模块描述 6. 配置寄存器概述 7. F-Tile PMA and FEC Direct PHY Multirate Intel FPGA IP用户指南归档 8. F-Tile PMA and FEC Direct PHY Multirate Intel FPGA IP用户指南的文档修订历史
1. 引言 x
1.1. IP内核概述 1.2. 发布信息 1.3. 器件系列支持 1.4. 器件速度等级支持 1.5. 资源使用 1.6. 相关文档
1.1. IP内核概述 x
1.1.1. 重配置组(Reconfiguration Group) 1.1.2. 基本设置文件(Base Profile) 1.1.3. 次级设置文件(Secondary Profile) 1.1.4. 启动设置文件(Startup Profile) 1.1.5. 受支持的重配置组
2. 接口概述 x
2.1. 时钟信号 2.2. 复位信号 2.3. TX和RX并行和串行信号 2.4. 自定义节奏(Custom Cadence)控制和状态信号 2.5. TX和RX PMA状态信号 2.6. RS-FEC信号 2.7. TX和RX PMA FIFO信号 2.8. PMA Avalon存储器映射信号 2.9. Datapath Avalon存储器映射信号
3. 参数 x
3.1. 动态重配置QSF设置 3.2. 用于不同的重配置设置文件的QSF设置 3.3. 生成IP-XACT文件
3.2. 用于不同的重配置设置文件的QSF设置 x
3.2.1. 旁路RX适应 (RX Adaptation) QSF设置
4. 使用IP Core进行设计 x
4.1. Intel® FPGA IP core的安装和许可 4.2. 指定IP Core参数和选项 4.3. 生成的文件结构 4.4. 配置F-Tile PMA/FEC Direct PHY Multirate Intel FPGA IP Core
4.1. Intel® FPGA IP core的安装和许可 x
4.1.1. Intel® FPGA IP Evaluation Mode
4.2. 指定IP Core参数和选项 x
4.2.1. 用于IP设计的参考和系统PLL时钟
4.4. 配置F-Tile PMA/FEC Direct PHY Multirate Intel FPGA IP Core x
4.4.1. 配置F-Tile PMA/FEC Direct PHY Multirate Intel FPGA IP Core的步骤
6. 配置寄存器概述 x
6.1. 控制动态重配置的重配置软核CSR寄存器 6.2. 配置寄存器
6.2. 配置寄存器 x
6.2.1. F-Tile PMA/FEC Direct PHY Intel FPGA IP Core软核CSR寄存器 6.2.2. F-Tile PMA/FEC Direct PHY Multirate Intel FPGA IP Core软核CSR寄存器
6.2.1. F-Tile PMA/FEC Direct PHY Intel FPGA IP Core软核CSR寄存器 x
6.2.1.1. 控制带分段的重配置软核CSR
1. 引言
2. 接口概述
3. 参数
4. 使用IP Core进行设计
5. 模块描述
6. 配置寄存器概述
7. F-Tile PMA and FEC Direct PHY Multirate Intel FPGA IP用户指南归档
8. F-Tile PMA and FEC Direct PHY Multirate Intel FPGA IP用户指南的文档修订历史

4.2.1. 用于IP设计的参考和系统PLL时钟

如果您使用F-Tile PMA/FEC Direct PHY Multi-Rate Intel FPGA IP配置您的设计，那么您必须例化一个F-Tile Reference and System PLL Clocks Intel FPGA IP。F-Tile Reference and System PLL Clocks Intel FPGA IP执行以下主要功能：
  1. 配置FGT PMA的参考时钟：
    • 使能FGT参考时钟并指定参考时钟频率
    • 指定FGT CDR输出
  2. 配置系统PLL：
    • 使能系统PLL并指定它的模式
    • 指定系统PLL的参考时钟源和频率

    当使用F-Tile PMA/FEC Direct PHY Multi-Rate Intel FPGA IP时，您只能使用系统PLL时钟模式对PMA直接模式和FEC直接模式提供时钟。对于动态重配置进程，PMA时钟模式是不支持的。系统PLL输出频率默认为830.078125 MHz。

    Sys PLL clock Div2用于对F-Tile PMA/FEC Direct PHY Multirate Intel FPGA IP的软核IP (SIP)模块提供时钟。例如，它驱动此IP的coreclkin端口。

注： 在您的IP设计中，您必须包含一个F-Tile Reference and System PLL Clocks Intel FPGA IP core来通过逻辑生成流程。

F-Tile Reference and System PLL Clocks Intel FPGA IP必须始终连接到一个基于协议的Intel FPGA IP。F-Tile Reference and System PLL Clocks Intel FPGA IP不能作为一个独立的IP进行编译和仿真。关于F-Tile Reference and System PLL Clocks Intel FPGA IP core的参数和端口列表，请参考F-tile Architecture and PMA/FEC Direct PHY IP User Guide。

当您在单一F-tile中设计多个接口或基于协议的IP core时，您必须只使用F-Tile Reference and System PLL Clocks Intel FPGA IP core的一个实例来配置：
  • FGT PMA (最多10个)所有要求的参考时钟，以在单一F-tile中实现多个接口。
  • 有要求的System PLL (最多3个)，以在单一F-tile中实现多个接口。
  • 系统PLL所有要求的参考时钟，以在单一F-tile中实现多个接口。
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