F-Tile PMA and FEC Direct PHY Multirate Intel FPGA IP用户指南

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ID 720998
日期 4/01/2024
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1. 引言 2. 接口概述 3. 参数 4. 使用IP Core进行设计 5. 模块描述 6. 配置寄存器概述 7. F-Tile PMA and FEC Direct PHY Multirate Intel FPGA IP用户指南归档 8. F-Tile PMA and FEC Direct PHY Multirate Intel FPGA IP用户指南的文档修订历史
1. 引言 x
1.1. IP内核概述 1.2. 发布信息 1.3. 器件系列支持 1.4. 器件速度等级支持 1.5. 资源使用 1.6. 相关文档
1.1. IP内核概述 x
1.1.1. 重配置组(Reconfiguration Group) 1.1.2. 基本设置文件(Base Profile) 1.1.3. 次级设置文件(Secondary Profile) 1.1.4. 启动设置文件(Startup Profile) 1.1.5. 受支持的重配置组
2. 接口概述 x
2.1. 时钟信号 2.2. 复位信号 2.3. TX和RX并行和串行信号 2.4. 自定义节奏(Custom Cadence)控制和状态信号 2.5. TX和RX PMA状态信号 2.6. RS-FEC信号 2.7. TX和RX PMA FIFO信号 2.8. PMA Avalon存储器映射信号 2.9. Datapath Avalon存储器映射信号
3. 参数 x
3.1. 动态重配置QSF设置 3.2. 用于不同的重配置设置文件的QSF设置 3.3. 生成IP-XACT文件
3.2. 用于不同的重配置设置文件的QSF设置 x
3.2.1. 旁路RX适应 (RX Adaptation) QSF设置
4. 使用IP Core进行设计 x
4.1. Intel® FPGA IP core的安装和许可 4.2. 指定IP Core参数和选项 4.3. 生成的文件结构 4.4. 配置F-Tile PMA/FEC Direct PHY Multirate Intel FPGA IP Core
4.1. Intel® FPGA IP core的安装和许可 x
4.1.1. Intel® FPGA IP Evaluation Mode
4.2. 指定IP Core参数和选项 x
4.2.1. 用于IP设计的参考和系统PLL时钟
4.4. 配置F-Tile PMA/FEC Direct PHY Multirate Intel FPGA IP Core x
4.4.1. 配置F-Tile PMA/FEC Direct PHY Multirate Intel FPGA IP Core的步骤
6. 配置寄存器概述 x
6.1. 控制动态重配置的重配置软核CSR寄存器 6.2. 配置寄存器
6.2. 配置寄存器 x
6.2.1. F-Tile PMA/FEC Direct PHY Intel FPGA IP Core软核CSR寄存器 6.2.2. F-Tile PMA/FEC Direct PHY Multirate Intel FPGA IP Core软核CSR寄存器
6.2.1. F-Tile PMA/FEC Direct PHY Intel FPGA IP Core软核CSR寄存器 x
6.2.1.1. 控制带分段的重配置软核CSR
1. 引言
2. 接口概述
3. 参数
4. 使用IP Core进行设计
5. 模块描述
6. 配置寄存器概述
7. F-Tile PMA and FEC Direct PHY Multirate Intel FPGA IP用户指南归档
8. F-Tile PMA and FEC Direct PHY Multirate Intel FPGA IP用户指南的文档修订历史

1.1.5. 受支持的重配置组

这一部分指定了FGT PMA所支持的重配置组。

Reconfiguration subset定义了Reconfiguration group中的分段集(fracture set)的一部分。可用的子集(例如400G、300G、150G、200G、100G、50G和25G)是您可以从F-tile选择的分段类型。关于分段类型的更多信息，请参考F-Tile Architecture and PMA and FEC Direct PHY Intel FPGA IP User Guide。

表 1.  可用于FGT PMA的重配置组
重配置组 重配置子集 每个重配置子集的分段数 最大通道数 模块 系统PLL频率(MHz) 1 PMA类型
400G-8 Reconfigurable

400G-8

200G-8

200G-4

100G-4

100G-2

50G-2

50G-1

25G-1

1

1

2

2

4

4

8

8

 8 NRZ/PAM4 830.078125 FGT
300G-12 Reconfigurable

300G-12

150G-6

100G-4

50G-2

25G-1

1

2

3

6

12

12

 NRZ/PAM4 830.078125 FGT
150G-6 Reconfigurable

150G-6

50G-2

25G-1

1

3

6

 6 NRZ/PAM4 830.078125 FGT
200G-8 Reconfigurable

200G-8

100G-4

50G-2

25G-1

1

2

4

8

 8 NRZ/PAM4 830.078125 FGT
200G-4 Reconfigurable

200G-4

100G-4

100G-2

50G-2

50G-1

25G-1

1

1

2

2

4

4

 4 NRZ/PAM4 830.078125 FGT
100G-4 Reconfigurable

100G-4

50G-2

25G-1

1

2

4

 4 NRZ/PAM4 830.078125 FGT

100G-2 Reconfigurable

100G-2

50G-2

50G-1

25G-1

1

1

2

2

 2 NRZ/PAM4 830.078125 FGT

50G-2 Reconfigurable

50G-2

25G-1

1

2

 2 NRZ/PAM4 830.078125 FGT

50G-1 Reconfigurable

50G-1

25G-1

1

1

 1 NRZ/PAM4 830.078125 FGT

25G-1 Reconfigurable

25G-1

1

 1 NRZ/PAM4 830.078125 FGT
1 System PLL频率输出值必须大于等于所有重配置设置文件PMA并行时钟频率(PMA数据速率/PMA宽度)
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