F-Tile PMA and FEC Direct PHY Multirate Intel FPGA IP用户指南

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ID 720998
日期 4/01/2024
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1. 引言 2. 接口概述 3. 参数 4. 使用IP Core进行设计 5. 模块描述 6. 配置寄存器概述 7. F-Tile PMA and FEC Direct PHY Multirate Intel FPGA IP用户指南归档 8. F-Tile PMA and FEC Direct PHY Multirate Intel FPGA IP用户指南的文档修订历史
1. 引言 x
1.1. IP内核概述 1.2. 发布信息 1.3. 器件系列支持 1.4. 器件速度等级支持 1.5. 资源使用 1.6. 相关文档
1.1. IP内核概述 x
1.1.1. 重配置组(Reconfiguration Group) 1.1.2. 基本设置文件(Base Profile) 1.1.3. 次级设置文件(Secondary Profile) 1.1.4. 启动设置文件(Startup Profile) 1.1.5. 受支持的重配置组
2. 接口概述 x
2.1. 时钟信号 2.2. 复位信号 2.3. TX和RX并行和串行信号 2.4. 自定义节奏(Custom Cadence)控制和状态信号 2.5. TX和RX PMA状态信号 2.6. RS-FEC信号 2.7. TX和RX PMA FIFO信号 2.8. PMA Avalon存储器映射信号 2.9. Datapath Avalon存储器映射信号
3. 参数 x
3.1. 动态重配置QSF设置 3.2. 用于不同的重配置设置文件的QSF设置 3.3. 生成IP-XACT文件
3.2. 用于不同的重配置设置文件的QSF设置 x
3.2.1. 旁路RX适应 (RX Adaptation) QSF设置
4. 使用IP Core进行设计 x
4.1. Intel® FPGA IP core的安装和许可 4.2. 指定IP Core参数和选项 4.3. 生成的文件结构 4.4. 配置F-Tile PMA/FEC Direct PHY Multirate Intel FPGA IP Core
4.1. Intel® FPGA IP core的安装和许可 x
4.1.1. Intel® FPGA IP Evaluation Mode
4.2. 指定IP Core参数和选项 x
4.2.1. 用于IP设计的参考和系统PLL时钟
4.4. 配置F-Tile PMA/FEC Direct PHY Multirate Intel FPGA IP Core x
4.4.1. 配置F-Tile PMA/FEC Direct PHY Multirate Intel FPGA IP Core的步骤
6. 配置寄存器概述 x
6.1. 控制动态重配置的重配置软核CSR寄存器 6.2. 配置寄存器
6.2. 配置寄存器 x
6.2.1. F-Tile PMA/FEC Direct PHY Intel FPGA IP Core软核CSR寄存器 6.2.2. F-Tile PMA/FEC Direct PHY Multirate Intel FPGA IP Core软核CSR寄存器
6.2.1. F-Tile PMA/FEC Direct PHY Intel FPGA IP Core软核CSR寄存器 x
6.2.1.1. 控制带分段的重配置软核CSR
1. 引言
2. 接口概述
3. 参数
4. 使用IP Core进行设计
5. 模块描述
6. 配置寄存器概述
7. F-Tile PMA and FEC Direct PHY Multirate Intel FPGA IP用户指南归档
8. F-Tile PMA and FEC Direct PHY Multirate Intel FPGA IP用户指南的文档修订历史

4.3. 生成的文件结构

Quartus® Prime专业版软件生成以下 IP core输出文件结构。
图 13. 文件结构
表 32.  生成的文件

文件名称

描述
<your_ip>.ip

Platform Designer系统或顶层IP variation文件。<your_ip>是您对IP variation的命名。

<your_ip>.cmp VHDL Component Declaration (.cmp)文件是一个文本文档，包含可在VHDL设计文件中使用的本地通用和端口定义。
<your_ip>.html

一个包含连接信息，一个显示每个代理与其连接的每个主机之间的地址的存储器映射以及参数分配的报告。
<your_ip>_generation.rpt IP或Platform Designer生成日志文件。显示IP生成期间的消息概要。
<your_ip>.qgsimc 列出了支持增量式再生(incremental regeneration)的仿真参数。
<your_ip>.qgsynthc 列出了支持增量式再生(incremental regeneration)的综合参数。
<your_ip>.qip

包含了在 Quartus® Prime软件中集成和编译IP组件所需的IP组件全部信息。

<your_ip>.sopcinfo

描述了您的Platform Designer系统中的连接和IP组件参数化。您可以解析其内容来了解对IP组件进行软件驱动程序开发时的要求。

诸如 Nios® II工具链的下游工具使用此文件。为 Nios® II工具链生成的.sopcinfo文件和system.h文件中包含每个代理(与每个访问该代理的主机相关联)的地址映射信息。不同的主机可能有一个不同的地址映射来访问特定的代理组件。

<your_ip>.csv 包含关于IP组件的升级状态的信息。
<your_ip>.spd

ip-make-simscript为所支持的仿真器生成仿真脚本所需的输入文件。.spd文件包含一列用于仿真的生成文件，以及可初始化的存储器的信息。

<your_ip>_bb.v 您可以使用Verilog black-box (_bb.v)文件作为一个空模块声明，以用作一个黑匣子(black box)。
<your_ip>_inst.v或者_inst.vhd HDL示例例化模板。您可以将此文件内容复制并粘贴到您的HDL文件中以例化IP variation。
<your_ip>.v或者<your_ip>.vhd 例化用于综合或仿真的每个子模块或子IP core的HDL文件。
mentor/

包含一个用于设置并运行仿真的 Siemens* EDA QuestaSim* 或者 Questa* Intel® FPGA Edition脚本msim_setup.tcl。

synopsys/vcs/

synopsys/vcsmx/

包含一个用于设置并运行 Synopsys* VCS* 仿真的壳脚本vcs_setup.sh。

包含一个用于设置并运行 Synopsys* VCS* MX仿真的壳脚本vcsmx_setup.sh和synopsys_sim.setup文件。

xcelium/

包含一个用于设置并运行 Xcelium* 仿真的壳脚本xcelium_setup.sh。

<child IP cores>/ 对于每个已生成的子IP core目录，Platform Designer会生成synth/和sim/子目录。
二级标题