AN 796: Cyclone® V和 Arria® V SoC 器件设计指南

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ID 683360
日期 7/27/2020
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文档目录
文档目录 x
1. Cyclone® V SoC FPGA和 Arria® V SoC FPGA设计指南概述 2. 背景：对比 Cyclone® V SoC FPGA和 Arria® V SoC FPGA HPS子系统 3. SoC FPGA中HPS部分的设计指南 4. SoC FPGA的电路板设计指南 5. SoC FPGA的嵌入式软件设计指南 A. 支持和文档 B. 附加信息
1. Cyclone® V SoC FPGA和 Arria® V SoC FPGA设计指南概述 x
1.1. SoC FPGA设计人员核查表 1.2. SoC FPGA设计中HPS设计指南概述 1.3. SoC FPGA设计的电路板设计指南概述 1.4. SoC FPGA设计的嵌入式软件设计指南概述
2. 背景：对比 Cyclone® V SoC FPGA和 Arria® V SoC FPGA HPS子系统 x
2.1. HPS和FPGA互连指南
2.1. HPS和FPGA互连指南 x
2.1.1. HPS-FPGA桥接 2.1.2. FPGA-to-HPS SDRAM访问 2.1.3. 将软逻辑连接HPS组件
2.1.1. HPS-FPGA桥接 x
2.1.1.1. 轻量HPS-to-FPGA桥接 2.1.1.2. HPS-to-FPGA桥接 2.1.1.3. FPGA-to-HPS桥接
3. SoC FPGA中HPS部分的设计指南 x
3.1. 由此开始SoC-FPGA设计 3.2. 连接器件I/O与HPS外设和存储器的设计考量 3.3. HPS时钟和复位设计考量 3.4. HPS EMIF设计考量 3.5. DMA考量 3.6. 管理FPGA加速器一致性 3.7. IP调试工具
3.1. 由此开始SoC-FPGA设计 x
3.1.1. HPS-to-FPGA接口设计的建议起点 3.1.2. 确定您的SoC FPGA拓扑
3.2. 连接器件I/O与HPS外设和存储器的设计考量 x
3.2.1. HPS管脚分配设计考量 3.2.2. HPS I/O设置：约束和驱动强度
3.3. HPS时钟和复位设计考量 x
3.3.1. HPS时钟规划 3.3.2. 早期管脚规划与I/O约束分析 3.3.3. HPS JTAG，时钟，复位和PoR的管脚功能和连接 3.3.4. 内部时钟
3.4. HPS EMIF设计考量 x
3.4.1. HPS连接SDRAM的考量 3.4.2. HPS SDRAM I/O位置 3.4.3. HPS EMIF与SoC FPGA器件集成 3.4.4. HPS存储器调试 3.4.5. HPS地址镜像技术
3.5. DMA考量 x
3.5.1. 选择DMA控制器 3.5.2. 通过HPS互连优化DMA主控带宽 3.5.3. FPGA加速器的时序收敛
3.6. 管理FPGA加速器一致性 x
3.6.1. 高速缓存一致性 3.6.2. FPGA逻辑和HPS之间的一致性：加速器一致性端口（ACP） 3.6.3. 数据大小影响ACP性能 3.6.4. 避免ACP Dependency锁定 3.6.5. FPGA通过 AXI* 或Avalon-MM对ACP的访问 3.6.6. ACP和L2 Cache ECC访问的数据对齐
4. SoC FPGA的电路板设计指南 x
4.1. 电路板启动考量 4.2. 引导和配置设计考量 4.3. HPS电源设计考量 4.4. HPS的边界扫描 4.5. HPS接口的设计指南
4.1. 电路板启动考量 x
4.1.1. 保留的BSEL设置
4.2. 引导和配置设计考量 x
4.2.1. 引导设计考量 4.2.2. 配置 4.2.3. 参考资料
4.2.1. 引导设计考量 x
4.2.1.1. 引导源 4.2.1.2. 选择需要的Flash器件 4.2.1.3. BSEL选项 4.2.1.4. 引导时钟 4.2.1.5. CSEL选项 4.2.1.6. 选择NAND Flash Devices 4.2.1.7. 确定Flash编程方法 4.2.1.8. 为QSPI and SD/MMC/eMMC提供Flash Memory复位 4.2.1.9. 选择QSPI Flash器件
4.2.2. 配置 x
4.2.2.1. 传统配置 4.2.2.2. 启用HPS的配置
4.3. HPS电源设计考量 x
4.3.1. 早期系统和电路板规划 4.3.2. SoC FPGA器件HPS和FPGA Power Supplies的设计考量 4.3.3. 电路板设计的管脚连接考量 4.3.4. 功率分析和优化
4.3.1. 早期系统和电路板规划 x
4.3.1.1. 早期功耗估算
4.3.2. SoC FPGA器件HPS和FPGA Power Supplies的设计考量 x
4.3.2.1. 考虑需要在保持HPS运行的同时关闭FPGA部分 4.3.2.2. 考虑需要的HPS引导时钟频率
4.3.3. 电路板设计的管脚连接考量 x
4.3.3.1. 器件上电
4.5. HPS接口的设计指南 x
4.5.1. HPS EMAC PHY接口 4.5.2. USB接口设计指南 4.5.3. QSPI Flash接口设计指南 4.5.4. SD/MMC和eMMC卡接口设计指南 4.5.5. NAND Flash接口设计指导 4.5.6. UART接口设计指南 4.5.7. I2C接口设计指南 4.5.8. SPI接口设计指南
4.5.1. HPS EMAC PHY接口 x
4.5.1.1. 通过HPS Dedicated I/O连接的PHY接口 4.5.1.2. 通过FPGA I/O连接的PHY接口 4.5.1.3. 常见PHY接口设计考量
4.5.1.1. 通过HPS Dedicated I/O连接的PHY接口 x
4.5.1.1.1. RGMII
4.5.1.2. 通过FPGA I/O连接的PHY接口 x
4.5.1.2.1. GMII/MII 4.5.1.2.2. 适配RGMII 4.5.1.2.3. 适配到RMII 4.5.1.2.4. 适配到SGMII 4.5.1.2.5. MDIO
4.5.1.3. 常见PHY接口设计考量 x
4.5.1.3.1. 信号完整性
5. SoC FPGA的嵌入式软件设计指南 x
5.1. HPS的嵌入式软件：设计指南 5.2. Flash器件驱动设计考量 5.3. SD卡低功耗模式设计考量 5.4. HPS ECC设计考量 5.5. HPS SDRAM考量
5.1. HPS的嵌入式软件：设计指南 x
5.1.1. 组装软件开发平台的组件 5.1.2. 为应用程序选择操作系统 5.1.3. 组装用于Linux的Software Development Platform 5.1.4. 组装Bare-Metal应用程序的Software Development Platform 5.1.5. 组装用于合作伙伴OS或RTOS的软件开发平台 5.1.6. 选择引导加载程序软件 5.1.7. 选择用于开发，调试和跟踪的软件工具。
5.1.1. 组装软件开发平台的组件 x
5.1.1.1. Golden Hardware Reference Design
5.1.2. 为应用程序选择操作系统 x
5.1.2.1. Linux或RTOS 5.1.2.2. Bare Metal（裸机） 5.1.2.3. 使用Symmetrical与Asymmetrical Multiprocessing（SMP vs. AMP）模式
5.1.3. 组装用于Linux的Software Development Platform x
5.1.3.1. 面向Linux的黄金系统参考设计（GSRD） 5.1.3.2. 源代码管理考量 5.1.3.3. GSRD for Linux开发流程 5.1.3.4. GSRD for Linux创建流程 5.1.3.5. Linux Device Tree设计考量
5.1.7. 选择用于开发，调试和跟踪的软件工具。 x
5.1.7.1. 选择软件构建工具 5.1.7.2. 选择软件调试工具 5.1.7.3. 选择软件跟踪工具
5.4. HPS ECC设计考量 x
5.4.1. 常规ECC设计考量 5.4.2. 系统级ECC控制，状态和中断管理 5.4.3. L2高速缓存数据存储器的ECC 5.4.4. Flash Memory的ECC
5.5. HPS SDRAM考量 x
5.5.1. 使用Preloader调试HPS SDRAM 5.5.2. 通过FPGA-to-SDRAM接口访问HPS SDRAM
5.5.1. 使用Preloader调试HPS SDRAM x
5.5.1.1. 使能Runtime Calibration Report 5.5.1.2. 更改DLEVEL获得更多调试信息 5.5.1.3. 使能HPS SDRAM的Example驱动 5.5.1.4. 更改Example Driver中的Data码型 5.5.1.5. 从所有地址写入和读取的实例编码 5.5.1.6. 读/写Preloader中的HPS寄存器 5.5.1.7. 检查Preloader中的HPS PLL Lock Status
A. 支持和文档 x
A.1. 支持 A.2. 软件文档
B. 附加信息 x
B.1. Cyclone® V和 Arria® V SoC器件指南修订历史
1. Cyclone® V SoC FPGA和 Arria® V SoC FPGA设计指南概述
2. 背景：对比 Cyclone® V SoC FPGA和 Arria® V SoC FPGA HPS子系统
3. SoC FPGA中HPS部分的设计指南
4. SoC FPGA的电路板设计指南
5. SoC FPGA的嵌入式软件设计指南
A. 支持和文档
B. 附加信息

2.1. HPS和FPGA互连指南

HPS和FPGA逻辑架构之间的存储器映射连接性是最大限度提高设计性能的关键工具。

Arria V和Cyclone V设计指南中提供对设计中FPGA部分的设计指导。

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