F-Tile HDMI英特尔® FPGA IP设计示例用户指南

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ID 709314
日期 8/10/2023
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1. 英特尔Agilex 7 F-tile器件的HDMI 英特尔FPGA IP设计快速入门指南示例 2. HDMI 2.1设计示例(Support FRL = 1, Enable Active Video Protocol = None) 3. AXI4-stream接口使能的HDMI 2.1设计示例(Support FRL =1, Enable Active Video Protocol = AXIS-VVP Full) 4. F-Tile HDMI英特尔®FPGA IP设计示例用户指南的文档修订历史
1. 英特尔Agilex 7 F-tile器件的HDMI 英特尔FPGA IP设计快速入门指南示例 x
1.1. 目录结构 1.2. 生成设计 1.3. 仿真设计 1.4. 编译和测试设计
2. HDMI 2.1设计示例(Support FRL = 1, Enable Active Video Protocol = None) x
2.1. 设计特性 2.2. 硬件和软件要求 2.3. HDMI 2.1 RX-TX重发送设计结构图 2.4. 设计参数 2.5. 设计组件 2.6. 设计软件流程 2.7. 时钟方案 2.8. 接口信号 2.9. 硬件设置 2.10. 仿真测试台 2.11. 调试功能
2.3. HDMI 2.1 RX-TX重发送设计结构图 x
2.3.1. 创建RX-Only或TX-Only设计
2.4. 设计参数 x
2.4.1. IP参数 2.4.2. HDMI 英特尔FPGA IP设计示例参数
2.5. 设计组件 x
2.5.1. HDMI TX组件 2.5.2. HDMI RX组件 2.5.3. 顶层通用模块
2.5.1. HDMI TX组件 x
2.5.1.1. TX PHY适配器
2.5.1.1. TX PHY适配器 x
2.5.1.1.1. FRL和TMDS
2.5.2. HDMI RX组件 x
2.5.2.1. RX PHY适配器
2.11. 调试功能 x
2.11.1. 软件调试信息 2.11.2. 与TX连接的Sink的SCDC信息 2.11.3. 时钟频率测量
3. AXI4-stream接口使能的HDMI 2.1设计示例(Support FRL =1, Enable Active Video Protocol = AXIS-VVP Full) x
3.1. 设计特性 3.2. 硬件和软件要求 3.3. HDMI 2.1 RX-TX重发送设计结构图 3.4. 设计参数 3.5. 设计组件 3.6. 设计软件流程 3.7. 时钟方案 3.8. 接口信号 3.9. 硬件设置 3.10. 设计限制(AXI/CV)
3.3. HDMI 2.1 RX-TX重发送设计结构图 x
3.3.1. HDMI 2.1 RX-TX直接重发送设计结构图(没有视频帧缓冲器) 3.3.2. HDMI 2.1 RX-TX重发送设计结构图(带有视频帧缓冲器)
3.4. 设计参数 x
3.4.1. HDMI RX方向 3.4.2. HDMI TX方向
3.6. 设计软件流程 x
3.6.1. 配置转接驱动器设置(Configure Redriver Setting) 3.6.2. 初始化TX路径 3.6.3. 初始化RX路径 3.6.4. 初始化HDMI TX寄存器 3.6.5. 等待RX路径准备就绪 3.6.6. TX重配置和链路训练 3.6.7. 设置TX视频时钟 3.6.8. 设置AXI2CV配置 3.6.9. HDMI TX发送视频
3.7. 时钟方案 x
3.7.1. 没有视频帧缓冲器的HDMI 2.1 RX-TX重发送设计(Enable Active Video Protocol = AXIS-VVP Full, Video In and Out Use the Same Clock = ON) 3.7.2. 带有视频帧缓冲器的HDMI 2.1 RX-TX重发送设计(Enable Active Video Protocol = AXIS-VVP Full, Video In and Out Use the Same Clock = OFF) 3.7.3. 时钟详情
3.8. 接口信号 x
3.8.1. 平台设计系统(Platform Design System)
3.9. 硬件设置 x
3.9.1. 支持其他视频分辨率
1. 英特尔Agilex 7 F-tile器件的HDMI 英特尔FPGA IP设计快速入门指南示例
2. HDMI 2.1设计示例(Support FRL = 1, Enable Active Video Protocol = None)
3. AXI4-stream接口使能的HDMI 2.1设计示例(Support FRL =1, Enable Active Video Protocol = AXIS-VVP Full)
4. F-Tile HDMI英特尔®FPGA IP设计示例用户指南的文档修订历史

1.2. 生成设计

使用英特尔Quartus Prime软件中的HDMI 英特尔FPGA IP参数编辑器生成设计示例。

从英特尔 Quartus Prime Pro Edition软件版本19.2和 英特尔 Quartus Prime Standard Edition软件版本19.1中的 Nios® II Embedded Design Suite (EDS)开始，英特尔已经从Nios II EDS的 Windows*版本中移除了Cygwin组件，取而代之的是Windows Subsytem for Linux (WSL)。如果您是一个Windows 用户，那么您需要在生成设计示例之前安装WSL。

图 3. 生成设计流程
  1. 创建一个面向英特尔Agilex 7 F-Tile器件系列的工程，并选择所需的器件。
  2. 在IP Catalog中，找到并双击HDMI Intel FPGA IP。会出现New IP Variant或者New IP Variation窗口。
  3. 对custom IP variation (自定义IP类别)指定一个顶层名称。参数编辑器将此IP更改的设置保存在名为<your_ip>.ip的文件中。
  4. 点击OK。出现参数编辑器。
  5. 在IP选项卡上，对TX以及RX所需的参数进行配置。通用参数将应用于TX和RX。
  6. Support FRL默认情况下是开启的，在FRL模式下生成HDMI 2.1设计示例。
  7. 在Design Example选项卡上，选择Agilex 7 HDMI RX-TX Retransmit with clocked video interface。
  8. 选择Simulation生成测试平台，选择Synthesis生成硬件设计示例。

    您必须至少选择其中一个选项来生成设计示例文件。如果两者都选，那么生成设计示例文件的时间会更长。

    Synthesis的生成时间大约为30分钟，以使ipgen.tcl进程能够qsys生成大量的PHY重配置设置文件(PHY reconfig profile)并删除未使用的PHY sdc约束，同时加快Fitter编译时间。

  9. 对于Generate File Format，选择Verilog或者VHDL。
  10. 对于Select Board，选择相应的开发套件。如果您的电路板版本与默认目标器件的等级不匹配，那么可以使用Change Target Device参数更改目标器件。对于英特尔Agilex 7，如果Quartus工程与器件匹配，那么器件被设置为AGIB027R31B1E1VAA，否则器件被设置为AGIB027R31B1E2VR0。
  11. 点击Generate Example Design。
    表 4.  设计示例类别生成(Design Example Variant Generation)
    使能活动视频协议 视频输入和输出使用相同的时钟 设计示例类别
    无 不适用 钟控的视频接口(clocked video interface)上的HDMI 2.1 RX-TX重发送设计
    AXIS-VVP Full No 带有AXI4-stream接口上的视频帧缓存器的HDMI 2.1 RX-TX重发送设计
    AXIS-VVP Full Yes 不带有AXI4-stream接口上的视频帧缓存器的HDMI 2.1 RX-TX重发送设计
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