F-Tile HDMI英特尔® FPGA IP设计示例用户指南

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ID 709314
日期 8/10/2023
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1. 英特尔Agilex 7 F-tile器件的HDMI 英特尔FPGA IP设计快速入门指南示例 2. HDMI 2.1设计示例(Support FRL = 1, Enable Active Video Protocol = None) 3. AXI4-stream接口使能的HDMI 2.1设计示例(Support FRL =1, Enable Active Video Protocol = AXIS-VVP Full) 4. F-Tile HDMI英特尔®FPGA IP设计示例用户指南的文档修订历史
1. 英特尔Agilex 7 F-tile器件的HDMI 英特尔FPGA IP设计快速入门指南示例 x
1.1. 目录结构 1.2. 生成设计 1.3. 仿真设计 1.4. 编译和测试设计
2. HDMI 2.1设计示例(Support FRL = 1, Enable Active Video Protocol = None) x
2.1. 设计特性 2.2. 硬件和软件要求 2.3. HDMI 2.1 RX-TX重发送设计结构图 2.4. 设计参数 2.5. 设计组件 2.6. 设计软件流程 2.7. 时钟方案 2.8. 接口信号 2.9. 硬件设置 2.10. 仿真测试台 2.11. 调试功能
2.3. HDMI 2.1 RX-TX重发送设计结构图 x
2.3.1. 创建RX-Only或TX-Only设计
2.4. 设计参数 x
2.4.1. IP参数 2.4.2. HDMI 英特尔FPGA IP设计示例参数
2.5. 设计组件 x
2.5.1. HDMI TX组件 2.5.2. HDMI RX组件 2.5.3. 顶层通用模块
2.5.1. HDMI TX组件 x
2.5.1.1. TX PHY适配器
2.5.1.1. TX PHY适配器 x
2.5.1.1.1. FRL和TMDS
2.5.2. HDMI RX组件 x
2.5.2.1. RX PHY适配器
2.11. 调试功能 x
2.11.1. 软件调试信息 2.11.2. 与TX连接的Sink的SCDC信息 2.11.3. 时钟频率测量
3. AXI4-stream接口使能的HDMI 2.1设计示例(Support FRL =1, Enable Active Video Protocol = AXIS-VVP Full) x
3.1. 设计特性 3.2. 硬件和软件要求 3.3. HDMI 2.1 RX-TX重发送设计结构图 3.4. 设计参数 3.5. 设计组件 3.6. 设计软件流程 3.7. 时钟方案 3.8. 接口信号 3.9. 硬件设置 3.10. 设计限制(AXI/CV)
3.3. HDMI 2.1 RX-TX重发送设计结构图 x
3.3.1. HDMI 2.1 RX-TX直接重发送设计结构图(没有视频帧缓冲器) 3.3.2. HDMI 2.1 RX-TX重发送设计结构图(带有视频帧缓冲器)
3.4. 设计参数 x
3.4.1. HDMI RX方向 3.4.2. HDMI TX方向
3.6. 设计软件流程 x
3.6.1. 配置转接驱动器设置(Configure Redriver Setting) 3.6.2. 初始化TX路径 3.6.3. 初始化RX路径 3.6.4. 初始化HDMI TX寄存器 3.6.5. 等待RX路径准备就绪 3.6.6. TX重配置和链路训练 3.6.7. 设置TX视频时钟 3.6.8. 设置AXI2CV配置 3.6.9. HDMI TX发送视频
3.7. 时钟方案 x
3.7.1. 没有视频帧缓冲器的HDMI 2.1 RX-TX重发送设计(Enable Active Video Protocol = AXIS-VVP Full, Video In and Out Use the Same Clock = ON) 3.7.2. 带有视频帧缓冲器的HDMI 2.1 RX-TX重发送设计(Enable Active Video Protocol = AXIS-VVP Full, Video In and Out Use the Same Clock = OFF) 3.7.3. 时钟详情
3.8. 接口信号 x
3.8.1. 平台设计系统(Platform Design System)
3.9. 硬件设置 x
3.9.1. 支持其他视频分辨率
1. 英特尔Agilex 7 F-tile器件的HDMI 英特尔FPGA IP设计快速入门指南示例
2. HDMI 2.1设计示例(Support FRL = 1, Enable Active Video Protocol = None)
3. AXI4-stream接口使能的HDMI 2.1设计示例(Support FRL =1, Enable Active Video Protocol = AXIS-VVP Full)
4. F-Tile HDMI英特尔®FPGA IP设计示例用户指南的文档修订历史

2.5.1.1. TX PHY适配器

为支持HDMI，TX PMA Direct PHY被配置成64比特并行数据宽度。由于对HDMI 1.4，HDMI 2.0和HDMI 2.1的HDMI TX通道间偏移要求，某些HDMI数据速率需要被过采样到24 Gbps以满足通道间偏移。由于最大系统时钟频率为900 Mhz，因此TX PHY需要配置成64比特(字节串行器开启时的32比特PMA宽度)，这会导致750 Mhz的PMA时钟。

在包含系统PLL的TX PMA Direct PHY体系结构中，DCFIFO需要将TX并行数据从链路速度时钟 (数据速率/有效收发器宽度)传输到系统时钟(sys_clk_div2)域。

图 13. 80比特到128比特转换器

80比特到128比特转换器被设计成有四个80比特寄存器，用于存储TX core的TX并行数据。第三个时钟周期之后输出前128比特数据。然后，在接下来的五个连续周期输出128比特数据。此过程每8个时钟周期重复一次。


本章节内容
FRL和TMDS

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