F-Tile HDMI英特尔® FPGA IP设计示例用户指南

ID 709314
日期 8/10/2023
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2.8. 接口信号

下表列出了FRL使能的HDMI设计示例的信号。
表 16.  顶层信号
信号 方向 宽度 说明
板载振荡器信号
core_refclk_100

Input

1

用于内核参考时钟的100 MHz自由运行时钟

fgt_refclk_100

Input

1

用于收发器参考时钟的100 MHz自由运行时钟

core_refclk_148p5

Input

1 用于内核参考时钟的148.5 MHz自由运行时钟
fgt_refclk_148p5

Input

1 用于TMDS时钟的收发器参考时钟的148.5 MHz自由运行时钟
用户按钮和LED
user_pb

Input

1

控制HDMI 英特尔FPGA IP设计功能的按钮

cpu_resetn

Input

1

全局复位

user_led_g

Output

8

绿色LED显示。

请参考硬件设置来了解关于LED功能的详细信息

user_dipsw

Input

1

用户定义的DIP开关。

请参考硬件设置来了解关于DIP开关功能的详细信息

fpga_sgpio_clk

Input

1 SGPIO从信号。这些信号组连接到MAX器件以控制板载LED
fpga_sgpio_sync

Input

1
fpga_sgpi

Input

1
fpga_sgpo

Input

1
FMC端口上的HDMI FMC子卡管脚
fmc_rx_p

Input

4 HDMI RX时钟,红色,绿色和蓝色数据通道
fmc_tx_p

Output

4

HDMI TX时钟,红色,绿色和蓝色数据通道

fmcb_la_rx_p_9

Input

1

HDMI RX +5V电源检测

fmcb_la_rx_p_8

Input

1 HDMI RX热插拔检测
fmcb_la_rx_n_8

Input

1

用于DDC和SCDC的HDMI RX I2C SDA

fmcb_la_tx_p_10

Input

1 用于DDC和SCDC的HDMI RX I2C SCL
fmcb_la_tx_p_12

Input

1 HDMI TX热插拔检测
fmcb_la_tx_n_12

Input

1 用于DDC和SCDC的HDMI I2C SDA
fmcb_la_rx_p_10

Input

1

用于DDC和SCDC的HDMI I2C SCL

fmcb_la_tx_n_9

Input

1

用于转接驱动器控制的HDMI I2C SDA

fmcb_la_rx_p_11

Input

1

用于转接驱动器控制的HDMI I2C SCL

表 17.  HDMI RX顶层信号
信号 方向 宽度 说明
时钟和复位信号
reset

Input

1 系统复位输入
mgmt_clk

Input

1

系统时钟输入(100 MHz)

rx_tmds_clk

Input

1

HDMI RX TMDS时钟

i2c_clk

Input

1

DDC和SCDC接口的时钟输入

rxphy_cdr_refclk

Input

1

RX CDR参考时钟1的时钟输入。时钟频率在F-tile Reference and System PLL Clocks Intel FPGA IP中设置为0 MHz,以支持可变的TMDS时钟频率值。

rxphy_cdr_refclk_tmds

Input

1 RX CDR参考时钟1的时钟输入。时钟频率是148.5 MHz。
systempll_clk Input   RX PHY System PLL Clock的时钟输入
rx_vid_clk

Output

1

视频时钟输出

sys_init

Output

1

系统初始化,在上电时复位系统

RX收发器和IOPLL信号
rxpll_tmds_locked

Output

1

表明TMDS clock IOPLL被锁定

rxpll_frl_locked

Output

1

表明FRL clock IOPLL被锁定

rxphy_serial_data

Input

4

到RX PMA Direct PHY的HDMI串行数据

rxphy_ready

Output

1

表明RX PMA Direct PHY准备就绪

rxphy_cal_busy_raw 1

Output

4

到收发器仲裁器的RX Native PHY校准忙信号

rxphy_serial_data_n

Input

4 到RX PMA Direct PHY的HDMI串行数据
rxphy_cal_busy_gated

Input

4

从收发器仲裁器到RX PMA Direct PHY的校准忙信号

RX重配置管理
rxphy_rcfg_master_write

Output

1 到收发器仲裁器的RX重配置管理Avalon存储器映射接口
rxphy_rcfg_master_read

Output

1
rxphy_rcfg_master_address

Output

12
rxphy_rcfg_master_writedata

Output

32
rxphy_rcfg_master_readdata

Input

32
rxphy_rcfg_master_waitrequest

Input

1
rxphy_rcfg_master_new_cfg_applied

Input

1
rxphy_rcfg_master_readdata_valid

Input

1
rxphy_rcfg_master_new_cfg_applied_ack

Input

1
rxphy_rcfg_curr_profile_id

Input

15 来自Dynamic Reconfiguration IP的Profile ID
rxphy_rcfg_busy

Output

1 表示正在进行重配置
rx_tmds_freq

Output

24 由重配置模块测量的TMDS时钟频率
device_ready

Input

1 表示器件已准备就绪,可以开始重新配置
rxphy_rcfg_slave_read 1

Input

4

从RX PMA Direct PHY到收发器仲裁器的收发器重配置Avalon存储器映射接口

rxphy_rcfg_slave_address 1

Input

40
rxphy_rcfg_slave_writedata 1

Input

128
rxphy_rcfg_slave_readdata 1

Output

128
rxphy_rcfg_slave_waitrequest 1

Output

4
rxphy_rcfg_slave_write 1

Input

4
HDMI RX Core信号
rx_vid_clk_locked

Input

1

表明vid_clk是稳定的

rxcore_frl_rate

Output

4

表明RX core正在运行的FRL速率。

  • 6: 12 Gbps 4个通道
rxcore_frl_locked

Output

4

每个比特表示已实现FRL锁定的特定通道。当RX core成功执行对齐,去偏斜并实现通道锁定时,FRL被锁定。

  • 对于3-lane模式,当RX core每680个FRL字符周期接收到Scrambler Reset (SR)或Start-Super-Block (SSB)至少3次时,就实现了通道锁定。
  • 对于4-lane模式,当RX core每510个FRL字符周期接收到Scrambler Reset (SR)或Start-Super-Block (SSB)至少3次时,就实现了通道锁定。
rxcore_frl_ffe_levels

Output

4 对应于RX core中的SCDC 0x31 register bit [7:4]中的FFE_level bit。
rxcore_frl_flt_ready

Input

1 置位表示RX已准备好开始链路训练过程。置位时,SCDC register 0x40 bit 6中的FLT_ready bit也被置位。
rxcore_frl_src_test_config

Input

8 指定源测试配置。此值写入到SCDC register 0x35的SCDC Test Configuration寄存器中。
rxcore_tbcr

Output

1

表示TMDS比特时钟比;对应于SCDC register 0x20 bit 1中的TMDS_Bit_Clock_Ratio寄存器。

  • 当运行在HDMI 2.0模式下时,此比特被置位。表明40:1的TMDS比特时钟比。
  • 当运行在HDMI 1.4b模式下时,此比特没有被置位。表明10:1的TMDS比特时钟比。
  • 此比特不用于FRL模式。
rxcore_scrambler_enable

Output

1 表示接收的数据是否加扰;对应于SCDC register 0x20 bit 0中的Scrambling_Enable域。
rxcore_audio_de

Output

1

HDMI RX core音频接口

请参考HDMI Intel FPGA IP User Guide中的Sink Interfaces部分来了解详细信息。

rxcore_audio_data

Output

256
rxcore_audio_info_ai

Output

48
rxcore_audio_N

Output

20
rxcore_audio_CTS

Output

20
rxcore_audio_metadata

Output

165
rxcore_audio_format

Output

5
rxcore_aux_pkt_data

Output

72

HDMI RX core辅助接口

请参考HDMI Intel FPGA IP User Guide中的Sink Interfaces部分来了解详细信息。

rxcore_aux_pkt_addr

Output

6
rxcore_aux_pkt_wr

Output

1
rxcore_aux_data

Output

72
rxcore_aux_sop

Output

1
rxcore_aux_eop

Output

1
rxcore_aux_valid

Output

1
rxcore_aux_error

Output

1
rxcore_gcp

Output

6

HDMI RX core边带接口

请参考HDMI Intel FPGA IP User Guide中的Sink Interfaces部分来了解详细信息。

rxcore_info_avi

Output

123
rxcore_info_vsi

Output

61
rxcore_locked

Output

1

HDMI RX core视频端口

注: N = 每个时钟的像素数量

请参考HDMI Intel FPGA IP User Guide中的Sink Interfaces部分来了解详细信息。

rxcore_vid_data

Output

N*48
rxcore_vid_vsync

Output

N
rxcore_vid_hsync

Output

N
rxcore_vid_de

Output

N
rxcore_vid_valid

Output

1
rxcore_vid_lock

Output

1
rxcore_mode

Output

1

HDMI RX core控制和状态端口。

注: N = 每个时钟的符号数量

请参考HDMI Intel FPGA IP User Guide中的Sink Interfaces部分来了解详细信息。

rxcore_ctrl

Output

N*6
rxcore_color_depth_sync

Output

2
hdmi_5v_detect

Input

1

HDMI RX 5V检测和热插拔检测。

请参考HDMI Intel FPGA IP User Guide中的Sink Interfaces部分来了解详细信息。

hdmi_rx_hpd_n

Output

1
rx_hpd_trigger

Input

1
I2C信号
hdmi_rx_i2c_sda

Input

1

HDMI RX DDC和SCDC接口

hdmi_rx_i2c_scl

Input

1
RX EDID RAM信号
edid_ram_access

Input

1

HDMI RX EDID RAM访问接口。

当您想从EDID RAM写入或读取时,需要置位edid_ram_access,否则此信号应保持低电平。

当置位edid_ram_access时,热插拔信号置低以允许写入或读取EDID RAM。当EDID RAM访问完成后,您应该置低edid_ram_assess并且热插拔信号置位。由于热插拔信号切换,源会读取新的EDID。

edid_ram_address

Input

8
edid_ram_write

Input

1
edid_ram_read

Input

1
edid_ram_readdata

Output

8
edid_ram_writedata

Input

8
edid_ram_waitrequest

Output

1
表 18.  HDMI TX顶层信号
信号 方向 宽度 说明
时钟和复位信号
mgmt_clk

Input

1

系统时钟输入(100 MHz)

reset

Input

1

系统复位输入

tx_tmds_clk

Input

1

HDMI RX TMDS时钟

txphy_refclk

Input

1

TX PLL参考时钟1的时钟输入。时钟频率是100 MHz。

txphy_refclk_tmds

Input

1 TX PLL参考时钟1的时钟输入。时钟频率在F-tile Reference and System PLL Clocks Intel FPGA IP中设置为0 MHz,以支持可变的TMDS时钟频率值。
tx_vid_clk

Output

1

视频时钟输出

tx_frl_clk

Output

1

FRL时钟输出

sys_init

Input

1

系统初始化,在上电时复位系统。

tx_init_done

Input

1

TX初始化,复位TX重配置管理模块和收发器重配置接口。

systempll_clk Input 1 TX PHY System PLL Clock的时钟输入
TX收发器和IOPLL信号
txpll_frl_locked

Output

1

表明链路速度时钟和FRL时钟IOPLL被锁定

txfpll_locked

Output

1

表明TX PLL被锁定

txphy_serial_data

Output

4

来自TX PMA Direct PHY的HDMI串行数据

txphy_serial_data_n

Output

4

来自TX PMA Direct PHY的HDMI串行数据

txphy_ready

Output

1

表明TX PMA Direct PHY准备就绪

txphy_cal_busy 1

Output

1

TX PMA Direct PHY校准忙信号

txphy_cal_busy_raw 1

Output

4

到收发器仲裁器的校准忙信号

txphy_cal_busy_gated 1

Input

4

从收发器仲裁器到TX PMA Direct PHY的校准忙信号

txphy_rcfg_busy 1

Output

1

表明正在进行TX PHY重配置

txphy_rcfg_slave_write 1

Input

4

从TX PMA Direct PHY到收发器仲裁器的收发器重配置Avalon存储器映射接口

txphy_rcfg_slave_read 1

Input

4
txphy_rcfg_slave_address 1

Input

40

txphy_rcfg_slave_writedata 1

Input

128
txphy_rcfg_slave_readdata 1

Output

128
txphy_rcfg_slave_waitrequest 1

Output

4
TX重配置管理
tx_tmds_freq

Input

24

HDMI TX TMDS时钟频率值(in 10 ms)

tx_os 1

Output

2
过采样因子(oversampling factor):
  • 0: 1x oversampling
  • 1: 2× oversampling
  • 2: 8x oversampling
txphy_rcfg_master_write 1

Output

1

到收发器仲裁器的TX重配置管理Avalon存储器映射接口

txphy_rcfg_master_read 1

Output

1
txphy_rcfg_master_address 1

Output

12
txphy_rcfg_master_writedata 1

Output

32
txphy_rcfg_master_readdata 1

Input

32
txphy_rcfg_master_waitrequest 1

Input

1
txphy_rcfg_master_new_cfg_applied

Input

1
txphy_rcfg_master_readdata_valid

Input

1
txphy_rcfg_master_new_cfg_applied_ack

Output

1
tx_reconfig_done 1 Output 1

表明TX重配置完成

txphy_rcfg_curr_profile_id

Input

15 Dynamic Reconfiguration IP的Profile ID
device_ready

Input

1 表明器件已准备就绪,可以开始重新配置
HDMI TX Core信号
tx_vid_clk_locked

Input

1

表明vid_clk是稳定的

txcore_ctrl

Input

N*6

HDMI TX core控制接口。

注: N = 每个时钟的像素数量

请参考 HDMI Intel FPGA IP User Guide中的Source Interfaces部分来了解详细信息。

txcore_mode

Input

1
txcore_audio_de

Input

1

HDMI TX core音频接口。

请参考 HDMI Intel FPGA IP User Guide中的Source Interfaces部分来了解详细信息。

txcore_audio_mute Input 1
txcore_audio_data

Input

256
txcore_audio_info_ai

Input

49
txcore_audio_N

Input

20
txcore_audio_CTS

Input

20
txcore_audio_metadata

Input

166
txcore_audio_format

Input

5
txcore_aux_ready

Output

1

HDMI TX core辅助接口。

请参考 HDMI Intel FPGA IP User Guide中的Source Interfaces部分来了解详细信息。

txcore_aux_data

Input

72
txcore_aux_sop

Input

1
txcore_aux_eop

Input

1
txcore_aux_valid

Input

1
txcore_gcp

Input

6

HDMI TX core边带接口。

请参考 HDMI Intel FPGA IP User Guide中的Source Interfaces部分来了解详细信息。

txcore_info_avi

Input

123
txcore_info_vsi

Input

62
txcore_i2c_master_write

Input

1

TX I2C master Avalon存储器映射接口到TX core中的I2C master。

注: 只有开启 Include I2C参数时,这些信号才可用。
txcore_i2c_master_read

Input

1
txcore_i2c_master_address

Input

4
txcore_i2c_master_writedata

Input

32
txcore_i2c_master_readdata

Output

32
txcore_vid_data

Input

N*48

HDMI TX core视频端口。

注: N = 每个时钟的像素数量

请参考 HDMI Intel FPGA IP User Guide中的Source Interfaces部分来了解详细信息。

txcore_vid_vsync

Input

N
txcore_vid_hsync

Input

N
txcore_vid_de

Input

N
txcore_vid_ready Output 1
txcore_vid_overflow Output 1
txcore_vid_valid Input 1
txcore_frl_rate Input 4

SCDC寄存器接口

txcore_frl_pattern Input 16
txcore_frl_start Input 1
txcore_scrambler_enable Input 1
txcore_tbcr Input 1
I2C信号
nios_tx_i2c_sda_in

Output

1

Nios® II处理器到输出缓冲器的SCDC和DDC的TX I2C Master接口。

注: 如果您开启Include I2C参数,那么这些信号将被放置在TX core中,并且在此级别是不可见的。
nios_tx_i2c_scl_in

Output

1
nios_tx_i2c_sda_oe

Input

1
nios_tx_i2c_scl_oe

Input

1
nios_ti_i2c_sda_in

Output

1

Nios® II处理器到输出缓冲器的TX I2C Master接口,控制Bitec HDMI 2.1 FMC子卡上的TI转接驱动器。

nios_ti_i2c_scl_in

Output

1
nios_ti_i2c_sda_oe

Input

1
nios_ti_i2c_scl_oe Input 1
hdmi_tx_i2c_sda

Input

1

从输出缓冲器到HDMI TX连接器的SCDC和DDC的TX I2C接口。

hdmi_tx_i2c_scl

Input

1
hdmi_tx_ti_i2c_sda Input 1

从输出缓冲器到Bitec HDMI 2.1 FMC子卡上的TI转接驱动器的TX I2C接口。

hdmi_tx_ti_i2c_scl Input 1
热插拔检测信号
tx_hpd_req

Output

1 HDMI TX热插拔检测接口
hdmi_tx_hpd_n

Input

1
tx_hpd_ack

Input

1
表 19.  RX-TX链路信号
信号 方向 宽度 说明
reset

Input

1 系统复位输入
mgmt_clk

Input

1 系统时钟输入(100 MHz)
loopback_mode

Input

1

选择TX视频数据的模式。

0 = 来自TPG的视频数据

1 = 来自RX的视频数据
pll_pixel_refclk

Input

1 Video Actual Pixel时钟
vid_clk

Input

1

HDMI视频时钟

rx_vid_lock

Input

3

指示HDMI RX视频锁定状态

rx_vid_valid

Input

1 HDMI RX视频接口
rx_vid_de

Input

N
rx_vid_hsync

Input

N
rx_vid_vsync

Input

N
rx_vid_data

Input

N*48
rx_aux_eop

Input

1

HDMI RX辅助接口

rx_aux_sop

Input

1
rx_aux_valid

Input

1
rx_aux_data

Input

72
tx_vid_de

Output

N

HDMI TX视频接口。

注: N = 每个时钟的像素数量
tx_vid_hsync

Output

N
tx_vid_vsync

Output

N
tx_vid_data

Output

N*48
tx_vid_valid

Output

1
tx_vid_ready

Input

1
tx_aux_eop

Output

1

HDMI TX辅助接口

tx_aux_sop

Output

1
tx_aux_valid

Output

1
tx_aux_data

Output

72
tx_aux_ready

Input

1
表 20.   Platform Designer系统信号
信号 方向 宽度 说明
cpu_clk_in_clk_clk

Input

1

CPU时钟

cpu_rst_in_reset_reset

Input

1

CPU复位

edid_ram_slave_translator_avalon_anti_slave_0_address

Output

8

EDID RAM访问接口

edid_ram_slave_translator_avalon_anti_slave_0_write

Output

1
edid_ram_slave_translator_avalon_anti_slave_0_read

Output

1
edid_ram_slave_translator_avalon_anti_slave_0_readdata

Input

8
edid_ram_slave_translator_avalon_anti_slave_0_writedata

Output

8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest

Input

1
hdmi_i2c_master_i2c_serial_sda_in

Input

1

Nios® II处理器到输出缓冲器的I2C Master接口,用于DDC和SCDC控制。

hdmi_i2c_master_i2c_serial_scl_in

Input

1
hdmi_i2c_master_i2c_serial_sda_oe

Output

1
hdmi_i2c_master_i2c_serial_scl_oe

Output

1
redriver_i2c_master_i2c_serial_sda_in

Input

1 Nios® II处理器到输出缓冲器的I2C Master接口,用于TI转接驱动器设置配置。
redriver_i2c_master_i2c_serial_scl_in

Input

1
redriver_i2c_master_i2c_serial_sda_oe

Output

1
redriver_i2c_master_i2c_serial_scl_oe

Output

1
pio_in0_external_connection_export

Input

32

并行输入输出接口。

  • Bit 0: 连接到user_dipsw信号,控制EDID直通模式。
  • Bit 1: TX HPD请求
  • Bit 2: TX收发器准备就绪
  • Bits 3: TX重配置完成
  • Bits 4–7: 保留
  • Bits 8–11: RX FRL速率
  • Bit 12: RX TMDS比特时钟比率
  • Bits 13–16: RX FRL锁定
  • Bits 17–20: RX FFE电平
  • Bit 21: RX对齐锁定
  • Bit 22: RX视频锁
  • Bit 23: 用户按钮2,从外部sink读取SCDC寄存器
  • Bits 24-31: 保留
pio_out0_external_connection_export

Output

32

并行输入输出接口。

  • Bit 0: TX HPD确认
  • Bit 1: TX初始化完成
  • Bits 2–7: 保留
  • Bits 8–11: TX FRL速率
  • Bits 12–27: TX FRL链路培训码型
  • Bit 28: TX FRL起始
  • Bits 29-31: 保留
pio_out1_external_connection_export

Output

32

并行输入输出接口。

  • Bit 0: RX EDID RAM访问
  • Bit 1: RX FLT准备就绪
  • Bits 2–7: 保留
  • Bits 8–15: RX FRL source测试配置
  • Bits 16-31: 保留
1 此信号未使用。