| RX-TX Link |
- HDMI RX core的视频数据输出和同步信号循环遍历RX和TX视频时钟域中的一个DCFIFO。
- HDMI TX core的辅助数据端口通过背压控制流经DCFIFO的辅助数据。背压确保辅助数据端口上没有不完整的辅助数据包。
- 此模块还执行外部过滤：
- 在传输到HDMI TX core辅助数据端口之前，从辅助数据流中过滤音频数据和音频时钟再生数据包。
- 从HDMI RX辅助数据中过滤High Dynamic Range (HDR) InfoFrame，并通过 Avalon® streaming multiplexer将示例HDR InfoFrame插入到HDMI TX的辅助数据中。
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| CPU Subsystem |
CPU子系统用作SCDC和DDC控制器以及源重配置控制器。
- source SCDC控制器包含I2C master控制器。I2C master控制器将SCDC数据结构从FPGA source传输到外部sink用于HDMI 2.0操作。例如，如果输出数据流为6,000 Mbps，那么 Nios® II处理器命令I2C master控制器将sink TMDS配置寄存器的TMDS_BIT_CLOCK_RATIO和SCRAMBLER_ENABLE比特更新成1。
- 同一I2C master也在HDMI source与外部sink之间传输DDC数据结构(E-EDID)。
- Nios® II CPU充当HDMI source的重配置控制器。CPU以来RX重配置管理模块的周期性速率检测来确定TX是否需要重配置。 Avalon® 存储器映射的从转换器提供 Nios® II处理器 Avalon® 存储器映射的主接口和外部例化HDMI source的IOPLL和TX PMA Direct PHY的 Avalon® 存储器映射的从接口之间的接口。
- 通过具有外部sink的I2C主接口执行链路培训
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| IOPLL (vid_clk) |
- IOPLL执行以下操作：
- 生成视频时钟。此IOPLL的参考时钟为100 MHZ时钟。
- 提供225 MHZ的固定时钟频率。
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| F-tile Reference and System PLL Clock |
此IP将System PLL输出时钟以及Tx PLL and Rx CDR参考时钟连接到F-tile PMA/FEC Direct PHY IP。 系统PLL时钟输出应始终设置成在高于native PMA恢复时钟的时钟频率上运行。 对于此设计，时钟频率为900 MHz。 在F-tile HDMI Intel FPGA IP设计示例中，F-tile Reference and System PLL Clock IP经过配置以使能由Refclk #1驱动的out_coreclk_1，用于FGT PMA。 本设计中布线到内核功能的F-tile Reference and System PLL Clock IP配置仅限于HDMI应用。关于受支持的IP模式和配置的更多信息，请参考F-tile Architecture and PMA and FEC Direct PHY IP User Guide的Implementing the F-Tile Reference and System PLL Clocks Intel FPGA IP部分。 |
| Transceiver Reconfig Arbiter |
- 当同一物理通道内的RX或TX收发器需要重配置时，此通用功能模块可防止收发器同时重新配置。同时重新配置会影响将同一通道内的RX和TX收发器分配给独立IP实现的应用。
- 此收发器仲裁器是将单工TX和单工RX合并到同一物理通道的建议的分辨率的扩展。此收发器仲裁器还有助于合并和仲裁Avalon®存储器映射的RX和TX重配置请求，这些请求针对一个通道内的单工RX和TX收发器，因为只能按顺序访问动态重配置IP。
- 本设计示例中收发器仲裁器与动态重配置IP之间的接口连接演示了一种通用模式，此模式应用于使用收发器仲裁器的任何IP组合。当在一个实际中仅使用RX或TX收发器时，不需要收发器仲裁器。收发器仲裁器通过其Avalon存储器映射重配置接口来识别重配置请求者，并确保对应的reconfig_en[NUM_DR_CH-1:0]被相应地门控。NUM_DR_CH是指设计中重配置请求者的数量。
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| Dynamic Reconfig IP |
- Dynamic Reconfiguration (DR) IP是由NIOS实现的。这包括协议间切换或者协议内链路特性变更，例如：链路宽度或者数据速率切换。
- 对于这些用例，DR能够被用户应用程序或者Quartus NIOS工具触发。然后，NIOS将对各种功能模块执行低级配置寄存器编程。
使用Dynamic Reconfiguration (DR) IP进行动态重配置的HDMI示例设计是在不同模式(例如：数据速率)下操作，但不影响相邻活动通道的收发器通道的子集。 |