2.5.2. HDMI RX组件

F-Tile HDMI英特尔® FPGA IP设计示例用户指南

下载 PDF

ID 709314

日期 8/10/2023

版本

Public

2.5.2. HDMI RX组件

HDMI RX顶层组件包括RX core顶层组件、可选的I²C slave和EDID RAM、IOPLL、RX PMA Direct PHY、DCFIFO和64比特到40比特转换器模块。

图 15. HDMI RX顶层组件

表 13. HDMI RX顶层组件
模块	说明
HDMI RX Core	IP从Transceiver PMA Direct PHY接收串行数据并执行数据对齐通道去偏斜，TMDS解码，辅助数据解码，视频数据解码，音频数据解码和解扰。
I²C Slave	I²C是用于Sink Display Data Channel (DDC)和Status and Data Channel (SCDC)的接口。HDMI source使用DDC通过读取Enhanced Extended Display Identification Data (E-EDID)数据结构来决定sink的功能和特性。 E-EDID的8-bit I²C slave地址是0xA0和0xA1。LSB指示访问类型： 1是读，0是写。当出现一个HPD事件时，I²C slave通过读取片上RAM来响应E-EDID数据。 I²C slave-only控制器也支持SCDC用于HDMI 2.0和2.1操作。SCDC的9-bit I²C slave地址是0xA8和0xA9。当出现一个HPD事件时，I²C slave对HDMI RX core的SCDC接口执行写或读传输。 Fixed Rate Link (FRL)的链路训练也是通过I²C 接口进行的。在一个HPD事件期间或者当source写入一个不同的FRL速率到`FRL Rate`寄存器(SCDC registers 0x31 bit[3:0])时，开始链路训练。注：如果不使用HDMI 2.0或HDMI 2.1，那么SCDC的这个I²C slave-only控制器是不需要的。
EDID RAM	设计使用RAM 1-Port IP存储EDID信息。一个标准的两线(时钟和数据)串行总线协议(I²C slave-only controller)传输CEA-861-D Compliant E-EDID设计结构。此EDID RAM存储 E-EDID信息。在TMDS模式下，设计支持从TX到RX的EDID直通。在EDID直通期间，当TX连接到外部sink时， Nios® II处理器从外部sink读取EDID并写入到EDID RAM。当在FRL模式下时， Nios® II处理器根据global.h脚本中的`HDMI_RX_MAX_FRL_RATE`参数写入每个链路速率的预配置EDID。对所支持的FRL速率使用以下`HDMI_RX_MAX_FRL_RATE`输入： 6: 12G 4个通道 5: 10G 4个通道 4: 8G 4个通道 3: 6G 4个通道 2: 6G 3个通道 1: 3G 3个通道 0: No FRL
Output buffer	此缓存器充当一个接口，与HDMI DDC组件的I2C接口进行交互。
IOPLL	HDMI RX使用一个IOPLL为RX core生成FRL时钟。此参考时钟接收CDR恢复的时钟。 FRL clock frequency = Data rate per lanes x 4 / (FRL characters per clock x 18)
RX PMA Direct PHY	接收来自外部视频源的串行数据的硬核收发器模块。在将数据传递到HDMI RX core之前，它将串行数据解串为并行数据。此模块在PMA Direct for FRL and TMDS模式上运行。 RX CDR有两个由F-tile Reference and System PLL Clock IP驱动的参考时钟。参考时钟0连接到一个固定的100 MHz时钟。在TMDS模式下，RX CDR被重配置以选择参考时钟1，在FRL模式下，RX CDR被重配置以选择参考时钟0。
DCFIFO	在系统时钟和RX时钟域范围内同步数据和信号。
F-tile Reference and System PLL Clock IP	F-tile Reference and System PLL Clock IP有两个参考时钟：参考时钟0连接到一个固定的100 MHz时钟，用于FRL模式参考时钟1连接到TMDS时钟通道