F-Tile HDMI英特尔® FPGA IP设计示例用户指南

下载 PDF
ID 709314
日期 8/10/2023
Public
文档目录
文档目录 x
1. 英特尔Agilex 7 F-tile器件的HDMI 英特尔FPGA IP设计快速入门指南示例 2. HDMI 2.1设计示例(Support FRL = 1, Enable Active Video Protocol = None) 3. AXI4-stream接口使能的HDMI 2.1设计示例(Support FRL =1, Enable Active Video Protocol = AXIS-VVP Full) 4. F-Tile HDMI英特尔®FPGA IP设计示例用户指南的文档修订历史
1. 英特尔Agilex 7 F-tile器件的HDMI 英特尔FPGA IP设计快速入门指南示例 x
1.1. 目录结构 1.2. 生成设计 1.3. 仿真设计 1.4. 编译和测试设计
2. HDMI 2.1设计示例(Support FRL = 1, Enable Active Video Protocol = None) x
2.1. 设计特性 2.2. 硬件和软件要求 2.3. HDMI 2.1 RX-TX重发送设计结构图 2.4. 设计参数 2.5. 设计组件 2.6. 设计软件流程 2.7. 时钟方案 2.8. 接口信号 2.9. 硬件设置 2.10. 仿真测试台 2.11. 调试功能
2.3. HDMI 2.1 RX-TX重发送设计结构图 x
2.3.1. 创建RX-Only或TX-Only设计
2.4. 设计参数 x
2.4.1. IP参数 2.4.2. HDMI 英特尔FPGA IP设计示例参数
2.5. 设计组件 x
2.5.1. HDMI TX组件 2.5.2. HDMI RX组件 2.5.3. 顶层通用模块
2.5.1. HDMI TX组件 x
2.5.1.1. TX PHY适配器
2.5.1.1. TX PHY适配器 x
2.5.1.1.1. FRL和TMDS
2.5.2. HDMI RX组件 x
2.5.2.1. RX PHY适配器
2.11. 调试功能 x
2.11.1. 软件调试信息 2.11.2. 与TX连接的Sink的SCDC信息 2.11.3. 时钟频率测量
3. AXI4-stream接口使能的HDMI 2.1设计示例(Support FRL =1, Enable Active Video Protocol = AXIS-VVP Full) x
3.1. 设计特性 3.2. 硬件和软件要求 3.3. HDMI 2.1 RX-TX重发送设计结构图 3.4. 设计参数 3.5. 设计组件 3.6. 设计软件流程 3.7. 时钟方案 3.8. 接口信号 3.9. 硬件设置 3.10. 设计限制(AXI/CV)
3.3. HDMI 2.1 RX-TX重发送设计结构图 x
3.3.1. HDMI 2.1 RX-TX直接重发送设计结构图(没有视频帧缓冲器) 3.3.2. HDMI 2.1 RX-TX重发送设计结构图(带有视频帧缓冲器)
3.4. 设计参数 x
3.4.1. HDMI RX方向 3.4.2. HDMI TX方向
3.6. 设计软件流程 x
3.6.1. 配置转接驱动器设置(Configure Redriver Setting) 3.6.2. 初始化TX路径 3.6.3. 初始化RX路径 3.6.4. 初始化HDMI TX寄存器 3.6.5. 等待RX路径准备就绪 3.6.6. TX重配置和链路训练 3.6.7. 设置TX视频时钟 3.6.8. 设置AXI2CV配置 3.6.9. HDMI TX发送视频
3.7. 时钟方案 x
3.7.1. 没有视频帧缓冲器的HDMI 2.1 RX-TX重发送设计(Enable Active Video Protocol = AXIS-VVP Full, Video In and Out Use the Same Clock = ON) 3.7.2. 带有视频帧缓冲器的HDMI 2.1 RX-TX重发送设计(Enable Active Video Protocol = AXIS-VVP Full, Video In and Out Use the Same Clock = OFF) 3.7.3. 时钟详情
3.8. 接口信号 x
3.8.1. 平台设计系统(Platform Design System)
3.9. 硬件设置 x
3.9.1. 支持其他视频分辨率
1. 英特尔Agilex 7 F-tile器件的HDMI 英特尔FPGA IP设计快速入门指南示例
2. HDMI 2.1设计示例(Support FRL = 1, Enable Active Video Protocol = None)
3. AXI4-stream接口使能的HDMI 2.1设计示例(Support FRL =1, Enable Active Video Protocol = AXIS-VVP Full)
4. F-Tile HDMI英特尔®FPGA IP设计示例用户指南的文档修订历史

2.9. 硬件设置

HDMI FRL使能的设计示例支持HDMI 2.1，为标准HDMI视频流执行循环演示。
若要运行硬件测试，请将一个支持HDMI的器件(例如带有HDMI接口的显卡)连接到HDMI sink输入。此设计支持HDMI 2.1或者HDMI 2.0/1.4b source和sink。
  1. HDMI sink将端口解码为一个标准视频流并发送到时钟恢复内核。
  2. HDMI RX core解码视频，辅助和音频数据，通过DCFIFO并行环回到HDMI TX core。
  3. FMC子卡的HDMI source端口将映像发送到监控器。
注： 如果您想使用另一个英特尔 FPGA开发板，那么您必须更改器件约束(device assignment)和管脚约束(pin assignment)。收发器模拟设置针对英特尔Agilex 7 GX FPGA开发套件和Bitec HDMI 2.1子卡进行了测试。您可以对您自己的电路板修改设置。
板载按钮和用户LED功能
按钮/LED 功能
cpu_resetn 按一次执行系统复位。
user_pb[0] 按一次将HPD信号切换到标准HDMI source。
user_pb[1] 保留。
user_pb[2]
按一次从与Bitec HDMI 2.1 FMC子卡的TX连接的sink读取SCDC寄存器。
注： 要使能读取操作，您必须在软件中将DEBUG_MODE设置为1。
user_led[0] 保留
user_led[1]
RX HDMI core对齐和偏斜锁定状态。
  • 0 = 至少1个通道是未锁定的
  • 1 = 所有通道均已锁定
user_led[2] RX HDMI视频锁定(lock)状态。
  • 0 = 未锁定
  • 1 = 锁定
user_led[3]
RX收发器ready状态。
  • 0 = 未准备就绪
  • 1 = 准备就绪
user_led[4] TX收发器ready状态。
  • 0 = 未准备就绪
  • 1 = 准备就绪
user_led[5] RX链路速度时钟PLL和RX视频和FRL时钟PLL锁定状态。
  • 0 = 任何一个RX时钟PLL都未锁定。
  • 1 = 两个RX时钟PLL都已锁定
user_led[6] TX链路速度时钟PLL和RX视频和FRL时钟PLL锁定状态。
  • 0 = 任何一个TX时钟PLL都未锁定
  • 1 = 两个TX时钟PLL都已锁定
user_led[7] TX链路训练状态。
  • 0 = 失败
  • 1 = 通过
二级标题