3.5. 设计组件

F-Tile HDMI英特尔® FPGA IP设计示例用户指南

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ID 709314

日期 8/10/2023

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3.5. 设计组件

模块	说明
HDMI TX Core	IP接收AXI4-stream格式的视频数据，辅助数据和音频数据，并执行编码，加扰和封装。当“enable active video protocol”参数设置为AXIS-VVP Full时，IP core期望AXI4-stream (full variant)格式的输入视频数据，并且HDMI控制和状态端口可通过Avalon存储器映射接口进行访问。在没有视频帧缓冲器的HDMI RX-TX直接重发送设计中，视频时钟由一个固定的225 MHz进行驱动，并且Video in and out use the same clock设置为ON。在带有视频帧缓冲器的HDMI RX-TX重发送设计中，视频时钟由一个等于像素速率或者并行速率的频率进行驱动。在此设计中，外部可编程振荡器被配置成所需的时钟频率来驱动视频时钟。IP core中的Video in and out use the same clock被设置成OFF。
HDMI RX Core	IP接收从RX收发器恢复的并行数据，并执行数据对齐，通道去偏斜，TMDS/FRL解码，辅助数据解码，视频数据解码，音频数据解码和解扰。在”enable active video protocol”参数设置为AXIS-VVP Full的情况下，IP core输出AXI4-stream (full variant)格式的视频数据，并使能通过Avalon存储器映射接口访问HDMI控制和状态端口。在带有视频帧缓冲器和没有视频帧缓冲器的HDMI RX-TX重发送设计中，视频时钟都是由一个固定的225 MHz时钟进行驱动的。
HDMI TX PHY	HDMI TX PHY接收来自HDMI TX core的并行数据，并将数据进行串化，然后将串行数据输出到HDMI TX连接器的四个数据通道上。 HDMI TX PHY包括TX收发器，80到128-bit数据转换器，DCFIFO, 用于生成TX节奏时钟的IOPLL，用于生成FRL时钟的IOPLL和TX重配置管理模块。请参考HDMI TX组件部分来了解关于每个子模块的详细信息。
HDMI RX PHY	HDMI RX PHY从HDMI RX连接器接收四个或三个串行数据，然后将这些数据解串成并行数据，用于HDMI RX core。 HDMI RX PHY包括RX收发器，DCFIFO，用于生成FRL时钟的IOPLL和RX重配置模块。请参考HDMI RX组件部分来了解关于每个子模块的详细信息。
F-tile Reference and System PLL Clock IP	此模块生成收发器TX PLL和收发器RX CDR的参考时钟。此模块还生成系统时钟，为收发器和内核结构之间的数据提供时钟。
I2C Master (Redriver)	An I2C master用于通过Nios调整转接驱动器(redriver)设置。
I2C Master (TX clock)	An I2C master用于改变板载可编程振荡器配置来输出所需的视频时钟频率。
FIFO	SCFIFO用于将辅助数据和音频数据从RX重发送到TX。
Dynamic Reconfig IP	动态重配置IP用于更改TX和RX收发器配置以在不同的FRL速率上运行。