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2.5.1. HDMI TX组件
HDMI TX顶层组件包括TX core顶层组件、IOPLL、TX PMA Direct PHY、DCFIFO、80比特到128比特转换器和输出缓冲器模块。
图 12. HDMI TX顶层组件
| 模块 | 说明 |
|---|---|
| HDMI TX Core | IP从顶层接收视频数据并执行辅助数据编码，音频数据编码，视频数据编码，加扰，TMDS编码或封装。 |
| IOPLL (pll_frl_tx) | IOPLL (pll_frl_tx)为TX core生成FRL时钟。此参考时钟接收TX FPLL输出时钟。 FRL clock frequency = Data rate per lanes x 4 / (FRL characters per clock x 18) |
| IOPLL (pll_cadence_tx) | IOPLL为TX收发器中的tx_cadence_slow_clk生成时钟以生成tx_cadence。由于TX core的40比特到TX收发器中的64比特的数据宽度的转换，因此需要为tx_cadence_slow_clk提供一个源自收发器输出时钟的时钟，频率为 5/8*Tx收发器时钟频率。 |
| TX PMA Direct PHY | 硬核收发器模块，接收来自HDMI TX core的并行数据，然后串化此数据并将其发送。 |
| Output buffer | 此缓存器用作一个与HDMI DDC的I2C接口和转接驱动器组件进行交互的接口。 |
| 80b to 128b Converter | 将80比特输入转换成收发器TX要接收的128比特输出。 |
| DCFIFO | 在系统时钟和TX时钟域范围内同步数据和信号。 |
| TX Reconfig Management | 在TMDS模式下，TX重配置管理模块根据特定视频的TMDS时钟频率为不同的输出时钟频率重新配置TX Transceiver。 在FRL模式下，TX重配置管理模块根据0x31 SCDC寄存器中的FRL_Rate域重新配置TX Transceiver以提供3 Gbps、6 Gbps、8 Gbps、10 Gbps和12 Gbps的串行快速时钟。 TX重配置管理模块在TMDS模式的参考时钟1和FRL模式的参考时钟0之间切换TX Transceiver参考时钟。 |
| F-tile Reference and System PLL Clock IP | F-tile Reference and System PLL Clock IP有两个参考时钟：
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