| 2023.06.26 |
23.2 |
19.7.2 |
更新了AXI4-stream接口使能的HDMI 2.1设计示例(Support FRL =1, Enable Active Video Protocol = AXIS-VVP Full)部分的设计参数，包含了用于HDMI 2.1类别的TMDS only选择。 |
| 2023.04.28 |
23.1 |
19.7.2 |
添加了一个新主题，设计限制(AXI/CV)。 |
| 2023.04.03 |
23.1 |
19.7.2 |
- 更新了下图：
- HDMI 2.1 RX-TX Retransmit Block Diagram
- HDMI 2.1 RX-only Block Diagram
- HDMI 2.1 TX-only Block Diagram
- HDMI RX Top Components
- 更新了下表：
- Factory Switch Settings according to Design Example Variant
- HDMI RX Direction under IP Parameters
- HDMI TX Direction under IP Parameters
- HDMI RX Direction under Design Parameters
- HDMI TX Direction under Design Parameters
- 将产品系列名称更新成"Intel Agilex® 7"。
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| 2022.12.27 |
22.4 |
19.7.1 |
通过更新Enable Active Video Protocol = AXIS-VVP Full设计示例的platform designer接口来提高可用性。 |
| 2022.10.14 |
22.3 |
19.7.1 |
- 更新了HDMI 2.1 Design Example with AXI4-stream Interface Enabled (Support FRL =1, Enable Active Video Protocol = AXIS-VVP Full)的设计结构。
- 更新了Interface Signals部分中的Platform Design System表。
- 从HDMI 2.1 DE with AXI4-stream Interface Enabled的Interface Signals部分中删除了HDMI RX PHY和HDMI TX PHY表和RX-TX Link主题。
- 在Hardware Setup部分中更新了如何支持其他视频分辨率的步骤。
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| 2022.08.05 |
22.2 |
19.7.0 |
- 增添了一个章节，HDMI 2.1 Design Example with AXI4-stream Interface Enabled (Support FRL =1, Enable Active Video Protocol = AXIS-VVP Full)。
- 更新了表Generated RTL Files。
- 更新了Generating the Design中的步骤8。
- 更新了Compiling and Testing the Design部分，增添了其他设计示例并更新了最后一个步骤的注释。
- 将主题标题HDMI 2.1 Design Example (Support FRL = 1)更新成HDMI 2.1 Design Example (Support FRL = 1, Enable Active Video Protocol = None)。
- 更新了图HDMI TX Top Components。
- 更新了图HDMI RX Top Components。
- 更新了Top-Level Common Blocks表中的F-tile Reference and System PLL Clock模块的描述。
- 更新了HDMI RX Top-Level Signals表中的Clock and Reset Signals下的时钟频率。
- 更新了HDMI TX Top-Level Signals表中的Clock and Reset Signals下的时钟频率。
- 更新了Top-Level Common Blocks表中的F-tile Reference and System PLL Clock模块，表明设计示例中的配置仅适用于HDMI应用。
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| 2022.04.22 |
22.1 |
19.7.0 |
- 将文档标题HDMI Intel® Agilex™ F-Tile FPGA IP Design Example User Guide重命名为F-Tile HDMI Intel FPGA IP Design Example User Guide。
- 更新了图Directory Structure for the Design Example。
- 更新了表Generated RTL Files，增添了文件夹和文件/子文件夹。
- 更新了表Generated Simulation Files，增添了文件夹和文件/子文件夹。
- 更新了Generating the Design部分中的步骤中的默认器件。
- 在Compiling and Testing the Design部分中添加了图Design Compilation and Hardware Flow。
- 在Compiling and Testing the Design部分中增添了其他步骤。
- 更新了表HDMI 2.1 Design Example for Intel Agilex F-tile Devices中的数据速率。
- 更新了Design Features部分中的图。
- 更新了Hardware section in Hardware and Software Requirements部分中的示例，修订和版本详情。
- 更新了图HDMI 2.1 RX-TX Retransmit Block Diagram。
- 更新了图HDMI 2.1 RX-only Block Diagram。
- 更新了图HDMI 2.1 TX-only Block Diagram。
- 更新了Design Example Parameters for Devices表中的Target Development Kit详情。
- 在HDMI TX Top Components表中添加了Module详情。
- 在RX PHY Adapter部分中更新了FRL的时钟信号。
- 在TX PHY Adapter部分中更新了FRL的时钟信号。
- 更新了Top-Level Common Blocks表，增添了其他模块。
- 更新了RX Path Initialization Flowchart表。
- 更新了Clocking Scheme Signals表，增添了其他时钟。
- 在Top-Level Signals表中，在On-board Oscillator Signal和User Push Buttons and LEDs下增添了其他信号。
- 在HDMI RX Top-Level Signals表中的Clock and Reset Signals and RX Transceiver and IOPLL Signals下增添了其他信号。
- 在HDMI RX Top-Level Signals表中增添了一个RX Reconfiguration Management单独部分并增添了其他信号。
- 在HDMI TX Top-Level Signals表中的Clock and Reset Signals, TX Transceiver and IOPLL Signals, TX Reconfiguration Management和Hotplug Detect Signals下增添了其他信号。
- 在RX-TX Link Signals表中增添了其他信号。
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| 2021.12.13 |
21.4 |
19.6.1 |
首次发布。 |