2.7. 时钟方案

F-Tile HDMI英特尔® FPGA IP设计示例用户指南

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ID 709314

日期 8/10/2023

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2.7. 时钟方案

时钟方案显示了HDMI 英特尔FPGA IP设计示例中的时钟域。

图 23. HDMI 2.1设计示例时钟方案

表 15. 时钟方案信号
时钟	设计中的信号名称	说明
Management Clock	`mgmt_clk`	一个用于以下组件的自由运行100 MHz时钟： IOPLL (Video Clock) CPU I²C Master HDMI TX Core RX-TX Link
I²C Clock	`i2c_clk`	100 MHz时钟输入，对HDMI RX core和EDID RAM中的I²C slave，输出缓冲器，SCDC寄存器提供时钟。
Video Clock	`tx_vid_clk`/`rx_vid_clk`	TX和RX core的视频时钟。此时钟以225 MHz的固定频率运行。
TX/RX FRL Clock	`tx_frl_clk`/`rx_frl_clk`	TX和RX core的FRL时钟。
RX PHY Clock Out 1	`rx_sysclk_div2`	系统时钟输出时钟对收发器的数据提供时钟。频率为系统时钟频率/2。系统时钟频率需要高于最快的PMA时钟频率，收发器并行数据总线的有效比特表示数据的有效性。对于此HDMI设计示例，`rx_sysclk_div2`为450 MHz，因为System PLL输出频率为900 MHz。
RX PHY Clock Out 2	`rx_clk`	从收发器恢复的时钟输出，频率根据数据速率和收发器宽度而变化。 RX收发器时钟输出频率 = 收发器数据速率/收发器宽度对于此HDMI设计示例，通道1的RX收发器时钟输出对RX收发器内核输入(`rx_coreclkin`)和FRL IOPLL (`pll_frl_rx`)参考时钟提供时钟。
TX PHY Clock Out 1	`tx_sysclk_div2`	系统时钟输出时钟对收发器的数据提供时钟。频率为系统时钟频率/2。系统时钟频率需要高于最快的PMA时钟频率，收发器并行数据总线的有效比特表示数据的有效性。对于此HDMI设计示例，tx_sysclk_div2为450 MHz，因为System PLL输出频率为900 MHz。
TX PHY Clock Out 2	`tx_clk`	从系统PLL生成的并行时钟，频率根据数据速率和收发器宽度而变化。 TX收发器时钟输出频率 = 收发器数据速率/收发器宽度对于此HDMI设计示例，通道1的TX收发器时钟输出对TX收发器内核输入(rx_coreclkin)和FRL IOPLL (pll_frl_tx)参考时钟提供时钟。
Transceiver TMDS Reference Clock	`fgt_refclk_148p5`	F-tile Reference and System PLL Clock IP (TMDS模式)的参考时钟
System PLL Reference Clock	`fgt_refclk_100`	System PLL模块的参考时钟。此时钟仅支持100 MHz频率。
System PLL Clock	`systempll_clk`	TX和RX收发器系统PLL时钟的参考时钟。时钟频率为100 MHz。
Transceiver Reference Clock	`refclk_fgt`	TX PLL和RX CDR的参考时钟。
TX Cadence Clock	`tx_cadence_clk`	TX收发器中的`tx_cadence_slow_clk`的时钟，用于生成`tx_cadence`。由于TX core的40比特到TX收发器中的64比特的数据宽度的转换，因此需要为`tx_cadence_slow_clk`提供一个源自收发器输出时钟的时钟，频率为5/8*Tx收发器时钟频率。