F-Tile HDMI英特尔® FPGA IP设计示例用户指南

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ID 709314
日期 8/10/2023
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1. 英特尔Agilex 7 F-tile器件的HDMI 英特尔FPGA IP设计快速入门指南示例 2. HDMI 2.1设计示例(Support FRL = 1, Enable Active Video Protocol = None) 3. AXI4-stream接口使能的HDMI 2.1设计示例(Support FRL =1, Enable Active Video Protocol = AXIS-VVP Full) 4. F-Tile HDMI英特尔®FPGA IP设计示例用户指南的文档修订历史
1. 英特尔Agilex 7 F-tile器件的HDMI 英特尔FPGA IP设计快速入门指南示例 x
1.1. 目录结构 1.2. 生成设计 1.3. 仿真设计 1.4. 编译和测试设计
2. HDMI 2.1设计示例(Support FRL = 1, Enable Active Video Protocol = None) x
2.1. 设计特性 2.2. 硬件和软件要求 2.3. HDMI 2.1 RX-TX重发送设计结构图 2.4. 设计参数 2.5. 设计组件 2.6. 设计软件流程 2.7. 时钟方案 2.8. 接口信号 2.9. 硬件设置 2.10. 仿真测试台 2.11. 调试功能
2.3. HDMI 2.1 RX-TX重发送设计结构图 x
2.3.1. 创建RX-Only或TX-Only设计
2.4. 设计参数 x
2.4.1. IP参数 2.4.2. HDMI 英特尔FPGA IP设计示例参数
2.5. 设计组件 x
2.5.1. HDMI TX组件 2.5.2. HDMI RX组件 2.5.3. 顶层通用模块
2.5.1. HDMI TX组件 x
2.5.1.1. TX PHY适配器
2.5.1.1. TX PHY适配器 x
2.5.1.1.1. FRL和TMDS
2.5.2. HDMI RX组件 x
2.5.2.1. RX PHY适配器
2.11. 调试功能 x
2.11.1. 软件调试信息 2.11.2. 与TX连接的Sink的SCDC信息 2.11.3. 时钟频率测量
3. AXI4-stream接口使能的HDMI 2.1设计示例(Support FRL =1, Enable Active Video Protocol = AXIS-VVP Full) x
3.1. 设计特性 3.2. 硬件和软件要求 3.3. HDMI 2.1 RX-TX重发送设计结构图 3.4. 设计参数 3.5. 设计组件 3.6. 设计软件流程 3.7. 时钟方案 3.8. 接口信号 3.9. 硬件设置 3.10. 设计限制(AXI/CV)
3.3. HDMI 2.1 RX-TX重发送设计结构图 x
3.3.1. HDMI 2.1 RX-TX直接重发送设计结构图(没有视频帧缓冲器) 3.3.2. HDMI 2.1 RX-TX重发送设计结构图(带有视频帧缓冲器)
3.4. 设计参数 x
3.4.1. HDMI RX方向 3.4.2. HDMI TX方向
3.6. 设计软件流程 x
3.6.1. 配置转接驱动器设置(Configure Redriver Setting) 3.6.2. 初始化TX路径 3.6.3. 初始化RX路径 3.6.4. 初始化HDMI TX寄存器 3.6.5. 等待RX路径准备就绪 3.6.6. TX重配置和链路训练 3.6.7. 设置TX视频时钟 3.6.8. 设置AXI2CV配置 3.6.9. HDMI TX发送视频
3.7. 时钟方案 x
3.7.1. 没有视频帧缓冲器的HDMI 2.1 RX-TX重发送设计(Enable Active Video Protocol = AXIS-VVP Full, Video In and Out Use the Same Clock = ON) 3.7.2. 带有视频帧缓冲器的HDMI 2.1 RX-TX重发送设计(Enable Active Video Protocol = AXIS-VVP Full, Video In and Out Use the Same Clock = OFF) 3.7.3. 时钟详情
3.8. 接口信号 x
3.8.1. 平台设计系统(Platform Design System)
3.9. 硬件设置 x
3.9.1. 支持其他视频分辨率
1. 英特尔Agilex 7 F-tile器件的HDMI 英特尔FPGA IP设计快速入门指南示例
2. HDMI 2.1设计示例(Support FRL = 1, Enable Active Video Protocol = None)
3. AXI4-stream接口使能的HDMI 2.1设计示例(Support FRL =1, Enable Active Video Protocol = AXIS-VVP Full)
4. F-Tile HDMI英特尔®FPGA IP设计示例用户指南的文档修订历史

1.4. 编译和测试设计

图 5. 设计编译和硬件流程
请按照以下步骤在硬件示例设计上编译并运行一个演示测试：
  1. 请确保已完成硬件示例设计的生成。
  2. 运行英特尔 Quartus Prime Pro Edition软件，然后打开.qpf文件。目录位置：
    • project directory/quartus/agx_hdmi21_frl_demo.qpf, 或者
    • project directory/quartus/agx_hdmi21_frl_axi_demo.qpf
  3. 点击Processing > Start Compilation。
  4. 成功编译后，将在指定的目录中生成一个.sof文件。
  5. 设置硬件并对英特尔 FPGA板卡上电，
  6. 根据不同的设计示例类别设置工厂开关设置，如下表所述。
    表 6.  根据设计示例类别的工厂开关设置
    时钟输入 MUX_SEL 开关(Switch) 设计类别(Design Variant)
    Enable Active Video = None Enable Active Video Protocol = AXIS-VVP Full, Video in and out use the same clock = OFF Enable Active Video Protocol = AXIS-VVP Full, Video in and out use the same clock = ON
    SI5332E OUT3 MUX_SEL8 S4[4] /MUX_DIP_SW11 不适用 ON ON
    SI5391B OUT0 MUX_SEL10 S23[1]/MUX_DIP_SW4 OFF OFF OFF
    SI5391B OUT6 MUX_SEL11 S23[2]/MUX_DIP_SW5 ON ON 不适用
    SI5391B OUT9 MUX_SEL12 S23[3]/MUX_DIP_SW6 ON ON ON
    SI5391B OUT5 MUX_SEL14 S23[4]/MUX_DIP_SW7 ON ON ON
  7. 执行以下设置。打开Clock Controller编辑器，然后在Si5391-B选项卡中设置时钟频率。
    注： 在继续进行时钟设置之前，请确保Clock Controller显示Connected to the target。如果Clock Controller显示不同的消息，那么需要退出并重新打开Clock Controller。在一个成功的时钟设置中，F_vco显示下图所示的某一个时钟频率。
    1. 对于Support FRL = 1和Enable Active Video Protocol = None的HDMI 2.1设计示例，请将OUT6频率设置为100.00 MHz。
      图 6.  Support FRL = 1和Enable Active Video Protocol = None的HDMI 2.1设计示例
    2. 对于Support FRL = 1，Enable Active Video Protocol = AXIS-VVP Full和Video in and out use the same clock = ON的HDMI 2.1设计示例，请将OUT9频率设置为100.00 MHz。
      图 7. Support FRL = 1，Enable Active Video Protocol = AXIS-VVP Full和Video In and Out Use the Same Clock = ON的HDMI 2.1设计示例
    3. 对于Support FRL = 1，Enable Active Video Protocol = AXIS-VVP Full和Video in and out use the same clock = OFF的HDMI 2.1设计示例，请将OUT6和OUT9频率设置为100.00 MHz。
      图 8. Support FRL = 1，Enable Active Video Protocol = AXIS-VVP Full和Video In and Out Use the Same Clock = OFF的HDMI 2.1设计示例
  8. 使用生成的.sof文件在开发板上配置所选的器件(Tools > Programmer)。
    • Support FRL使能的HDMI 2.1设计示例：
      • project directory/quartus/output_files/agx_hdmi21_frl_demo.sof
  9. 如果您对软件文件或者在IP Parameter Editor中进行了更改，那么您需要运行build_sw.sh脚本来重建软件。
  10. 使用Nios2 Terminal下载软件.elf文件。
    • Enable Active Video Protocol = None
      • Download .elf file: nios2-download <project directory> /software/tx_control/tx_control.elf -g -r -i 1
      • Run Nios terminal: nios2-terminal -i 1
    • Enable Active Video Protocol = AXIS-VVP Full
      • Download .elf file: nios2-download <project directory> / software/hdmi21_demo_app/hdmi21_demo.elf -g -r -i 0
      • Run Nios terminal: nios2-terminal -i 0
    注： 此步骤是必需的，因为软件DEBUG_MODE在默认情况下是使能的。
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