MAX 10 FPGA信号完整性设计指南

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ID 683572
日期 3/02/2017
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MAX 10 FPGA信号完整性设计指南
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定义 了解SSN 指南：时钟和异步控制输入信号 指南：数据输入管脚 指南： MAX® 10 E144封装的时钟和数据输入信号 指南：I/O限制规则 指南：模拟到数字转换器I/O限制 指南：电压参考I/O标准限制 指南：遵守LVDS I/O限制规则 指南：对LVTTL/LVCMOS输入缓冲使能钳位二极管 指南：外部存储器接口I/O限制 指南：ADC Ground平面连接 指南：ADC参考电压引脚的电路板设计 指南：模拟输入的电路板设计 指南：关于电源引脚和ADC Ground (REFGND)的电路板设计 指南：DDR2、DDR3和LPDDR2的 MAX® 10电路板设计要求 MAX 10 FPGA信号完整性设计指南的文档修订历史
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施密特触发器输入缓冲
MAX 10 FPGA信号完整性设计指南

施密特触发器输入缓冲

MAX® 10器件功能在所有I/O bank上可选择施密特触发器输入缓冲。

施密特触发器输入缓冲器具有与LVTTL I/O标准相似的VIL和VIH，但具有更好的的抗噪性。施密特触发器输入缓冲在配置模式中作为默认的输入缓冲使用。

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