MAX 10 FPGA信号完整性设计指南

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ID 683572
日期 3/02/2017
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MAX 10 FPGA信号完整性设计指南
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定义 了解SSN 指南：时钟和异步控制输入信号 指南：数据输入管脚 指南： MAX® 10 E144封装的时钟和数据输入信号 指南：I/O限制规则 指南：模拟到数字转换器I/O限制 指南：电压参考I/O标准限制 指南：遵守LVDS I/O限制规则 指南：对LVTTL/LVCMOS输入缓冲使能钳位二极管 指南：外部存储器接口I/O限制 指南：ADC Ground平面连接 指南：ADC参考电压引脚的电路板设计 指南：模拟输入的电路板设计 指南：关于电源引脚和ADC Ground (REFGND)的电路板设计 指南：DDR2、DDR3和LPDDR2的 MAX® 10电路板设计要求 MAX 10 FPGA信号完整性设计指南的文档修订历史
指南：时钟和异步控制输入信号 x
施密特触发器输入缓冲
MAX 10 FPGA信号完整性设计指南

指南：关于电源引脚和ADC Ground (REFGND)的电路板设计

模数转换信号的串扰要求是在2 GHz内-100 dB。电源、地和附近的通用I/O走线之间不得有并行布线。如果电源平面不可能，那么电源与地走线之间布线应尽量宽。
  • 为减少IR压降和开关噪音，应将ADC电源走线和地的阻抗保持尽量低。电源的最大化DC电阻是1.5 Ω。
  • 连接到ADC的电源应具有串联连接的铁氧体磁珠，然后通过一个10 µF电容器接地。 此设置可确保无任何外部噪音进入器件电源引脚。
  • 使用0.1 µF电容对每个器件电源引脚进行去耦。尽量靠近器件引脚放置电容。
图 10. 为电源走线推荐的RC滤波器


REFGND没有阻抗要求。Intel建议使用最低的阻抗和尽可能多的最小DC电阻。典型的电阻小于1 Ω。

Intel建议将REFGND平面设置成尽量靠近相应去耦电容和FPGA进行延伸：

  • 如果可能，在布局中定义完整的REFGND平面。
  • 否则，使用从孤岛(island)到FPGA引脚尽量宽的走线和去耦电容对REFGND布线。
  • REFGND是ADC VREF和模拟输入的模拟地平面。
  • 通过铁氧体磁珠将REFGND地连接到系统数字地。您还可以通过比较阻抗与频率规格来评估铁氧体磁珠选项。
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