MAX 10 FPGA信号完整性设计指南

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ID 683572
日期 3/02/2017
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MAX 10 FPGA信号完整性设计指南
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定义 了解SSN 指南：时钟和异步控制输入信号 指南：数据输入管脚 指南： MAX® 10 E144封装的时钟和数据输入信号 指南：I/O限制规则 指南：模拟到数字转换器I/O限制 指南：电压参考I/O标准限制 指南：遵守LVDS I/O限制规则 指南：对LVTTL/LVCMOS输入缓冲使能钳位二极管 指南：外部存储器接口I/O限制 指南：ADC Ground平面连接 指南：ADC参考电压引脚的电路板设计 指南：模拟输入的电路板设计 指南：关于电源引脚和ADC Ground (REFGND)的电路板设计 指南：DDR2、DDR3和LPDDR2的 MAX® 10电路板设计要求 MAX 10 FPGA信号完整性设计指南的文档修订历史
指南：时钟和异步控制输入信号 x
施密特触发器输入缓冲
MAX 10 FPGA信号完整性设计指南

指南：对LVTTL/LVCMOS输入缓冲使能钳位二极管

如果I/O bank的VCCIO比LVTTL/LVCMOS输入缓冲器的电压低，那么Intel建议使能钳位二极管。
  • 3.3 V LVCMOS/LVTTL输入缓冲器—如果I/O bank的VCCIO是3.0 V，就使能钳位二极管。
  • 3.3 V或3.0 V LVCMOS/LVTTL输入缓冲器—如果I/O bankr VCCIO是2.5 V，就使能钳位二极管。

在这些条件下使能钳位二极管，能够限制过冲和下冲。不过，这不符合热插拔电流规范。

如果没有在这些条件下使能钳位二极管，那么该I/O管脚的信号完整性将会被影响，并且会有过冲和下冲的问题。在这种情况下，必须确保电路板设计符合过冲/下冲规范。

表 7.  3.3 V或3.0 V的电压容差最大额定值该表列出了电压容差规格。如果不想根据钳位二极管建议，那么请确保电路板设计符合这些规范。
电压 最小值 (V) 最大值 (V)
VCCIO = 3.3 V 3.135 3.45
VCCIO = 3.0 V 2.85 3.15
VIH (AC) — 4.1
VIH (DC) — 3.6
VIL (DC) –0.3 0.8
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