MAX 10 FPGA信号完整性设计指南

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ID 683572
日期 3/02/2017
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MAX 10 FPGA信号完整性设计指南
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定义 了解SSN 指南：时钟和异步控制输入信号 指南：数据输入管脚 指南： MAX® 10 E144封装的时钟和数据输入信号 指南：I/O限制规则 指南：模拟到数字转换器I/O限制 指南：电压参考I/O标准限制 指南：遵守LVDS I/O限制规则 指南：对LVTTL/LVCMOS输入缓冲使能钳位二极管 指南：外部存储器接口I/O限制 指南：ADC Ground平面连接 指南：ADC参考电压引脚的电路板设计 指南：模拟输入的电路板设计 指南：关于电源引脚和ADC Ground (REFGND)的电路板设计 指南：DDR2、DDR3和LPDDR2的 MAX® 10电路板设计要求 MAX 10 FPGA信号完整性设计指南的文档修订历史
指南：时钟和异步控制输入信号 x
施密特触发器输入缓冲
MAX 10 FPGA信号完整性设计指南

定义

本章节所使用的术语包括:

  • Aggressor: 导致victim I/O管脚噪声的输出或双向信号
  • PDN: 电源分配网络
  • QH: 管脚上的静高电平信号
  • QHN: 管脚上的静高噪声,以伏特测量
  • QL: 管脚上的静低电平信号
  • QLN: 管脚上的静低噪声,以伏特测量
  • SI: 信号完整性(SSN的超集,涵盖所有噪声源)
  • SSN: 同步开关噪声
  • SSO: 同步开关输出(输出或者双向管脚)
  • Victim: SSN分析期间被分析的输入、输出或双向管脚。在SSN分析期间,每个管脚都被作为一个victim进行分析。如果管脚为输出或双向管脚，那么相同的管脚用作其它管脚的aggressor信号。
二级标题