MAX 10 FPGA信号完整性设计指南

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ID 683572
日期 3/02/2017
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MAX 10 FPGA信号完整性设计指南
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定义 了解SSN 指南：时钟和异步控制输入信号 指南：数据输入管脚 指南： MAX® 10 E144封装的时钟和数据输入信号 指南：I/O限制规则 指南：模拟到数字转换器I/O限制 指南：电压参考I/O标准限制 指南：遵守LVDS I/O限制规则 指南：对LVTTL/LVCMOS输入缓冲使能钳位二极管 指南：外部存储器接口I/O限制 指南：ADC Ground平面连接 指南：ADC参考电压引脚的电路板设计 指南：模拟输入的电路板设计 指南：关于电源引脚和ADC Ground (REFGND)的电路板设计 指南：DDR2、DDR3和LPDDR2的 MAX® 10电路板设计要求 MAX 10 FPGA信号完整性设计指南的文档修订历史
指南：时钟和异步控制输入信号 x
施密特触发器输入缓冲
MAX 10 FPGA信号完整性设计指南

指南：DDR2、DDR3和LPDDR2的 MAX® 10电路板设计要求

  • 对于DDR2、DDR3和LPDDR2接口，管脚之间的最大化电路板偏移必须低于40 ps。该指南适用于所有管脚(地址、命令、时钟和数据)。
  • 要最小化电路板孔中不需要的电感，Intel建议对低于49.5 mil的VCCIO bank保持PCB孔深。
  • 对于DDR3接口实现的器件，DQ、DQS和地址信号要求板上匹配。Intel建议对 VTT使用80 Ω的匹配电阻值。
  • 对于DQ、地址和命令管脚，保持PCB走线长度不超过6英寸DDR3 或少于3英寸LPDDR2。
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