MAX 10 FPGA信号完整性设计指南

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ID 683572
日期 3/02/2017
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MAX 10 FPGA信号完整性设计指南
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定义 了解SSN 指南：时钟和异步控制输入信号 指南：数据输入管脚 指南： MAX® 10 E144封装的时钟和数据输入信号 指南：I/O限制规则 指南：模拟到数字转换器I/O限制 指南：电压参考I/O标准限制 指南：遵守LVDS I/O限制规则 指南：对LVTTL/LVCMOS输入缓冲使能钳位二极管 指南：外部存储器接口I/O限制 指南：ADC Ground平面连接 指南：ADC参考电压引脚的电路板设计 指南：模拟输入的电路板设计 指南：关于电源引脚和ADC Ground (REFGND)的电路板设计 指南：DDR2、DDR3和LPDDR2的 MAX® 10电路板设计要求 MAX 10 FPGA信号完整性设计指南的文档修订历史
指南：时钟和异步控制输入信号 x
施密特触发器输入缓冲
MAX 10 FPGA信号完整性设计指南

指南：外部存储器接口I/O限制

如果在设计中使用外部存储器接口，那么这些I/O规则都适用。

DQ管脚相邻的两个GPIO被禁用

这个仿真适用于 MAX® 10 10M16、10M25、10M40和10M50器件，并且仅使用DDR3和LPDDR2 SDRAM存储器标准。

表 8.  DDR3和LPDDR2存储器接口宽度和器件封装宽度，其中DQ管脚相邻的两个GPIO被禁止该表列出了 MAX® 10 10M16、10M25、10M40和10M50器件封装的组合，以及DDR3和LPDDR2存储器接口宽度，其中不能使用与DQ管脚相邻的两个GPIO管脚。
器件封装 存储器接口宽度(仅DDR3和LPPDR2)
U324 x8
F484 x8, x16, x24
F672 x8, x16, x24

在某些器件的bank中的I/O总使用率一定不能超过75%

如果使用DDR3或LPDDR2 SDRAM存储器接口标准，通常可以使用bank所提供的最多75%的I/O管脚总数。这种限制因器件的不同而不同。在一些器件封装中，您可以使用100%的I/O。如果该器件的每个bank的I/O利用率均受到这条规则的影响，那么 Quartus® Prime软件将会输出一个错误消息。

如果使用DDR2存储器接口标准，那么只能分配25%的I/O管脚作为输入管脚。

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