指南：时钟和异步控制输入信号

MAX 10 FPGA信号完整性设计指南

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ID 683572

日期 3/02/2017

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指南：时钟和异步控制输入信号

输入时钟信号和异步信号是敏感信号。如果信号干扰发生在信号边沿，那么能导致内部逻辑中的双倍采样问题。

PLL对附近I/O管脚生成的SSN抖动是敏感的。Intel建议不要在与PLL输入时钟信号相同的bank中使用未匹配的I/O标准。Intel也建议通过全轨电压例化输入时钟信号。

由于边沿噪音更接近噪音阈值(最大V_IL与最小V_IH之间的空隙)，可接受的噪音容限要比数据信号小。如果噪音在阈值范围内，那么会采样失败。

图 6. 快慢时钟边沿的噪音

较慢的时钟边沿更易受到抖动的影响，因为阈值范围比快时钟边沿更大。此外，很慢的时钟边沿会经受从电路板到器件的大量开关噪音。

以下建议用于避免信号完整性问题：

使用更快的输入时钟边沿进行设计。
将未使用的管脚设成可编程的ground管脚以帮助屏蔽信号干扰。
匹配所有未使用的管脚。当信号翻转时，未匹配的未使用管脚能导致输入时钟管脚与未使用管脚之间的信号干扰。您可以将未使用的管脚设置成：
- 弱上拉电阻，以生成高阻抗匹配；或者
- 可编程ground，以帮助屏蔽信号干扰。
降低相邻的强大aggressor管脚的摆率或电流强度。
开启输入缓存上的Schmitt乘法器。
避免专用LVDS信号用作单端输入时钟信号。起初用于LVDS信号的强大互耦能够在来自另一个LVDS终端的单端输入时钟信号上产生失真。