MAX 10 FPGA信号完整性设计指南

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ID 683572
日期 3/02/2017
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MAX 10 FPGA信号完整性设计指南
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定义 了解SSN 指南：时钟和异步控制输入信号 指南：数据输入管脚 指南： MAX® 10 E144封装的时钟和数据输入信号 指南：I/O限制规则 指南：模拟到数字转换器I/O限制 指南：电压参考I/O标准限制 指南：遵守LVDS I/O限制规则 指南：对LVTTL/LVCMOS输入缓冲使能钳位二极管 指南：外部存储器接口I/O限制 指南：ADC Ground平面连接 指南：ADC参考电压引脚的电路板设计 指南：模拟输入的电路板设计 指南：关于电源引脚和ADC Ground (REFGND)的电路板设计 指南：DDR2、DDR3和LPDDR2的 MAX® 10电路板设计要求 MAX 10 FPGA信号完整性设计指南的文档修订历史
指南：时钟和异步控制输入信号 x
施密特触发器输入缓冲
MAX 10 FPGA信号完整性设计指南

指南： MAX® 10 E144封装的时钟和数据输入信号

在 MAX® 10 E144引线框架封装上有很强烈的电感耦合。当具有高驱动强度的干扰源管脚直接翻转到与其相邻的输入管脚上时，此输入管脚可能会出现毛刺。

PLL时钟输入管脚

PLL时钟输入管脚对SSN抖动是敏感的。为了避免PLL失锁，不要直接使用PLL时钟输入管脚左右两侧上的输出管脚。

数据输入管脚

数据输入管脚上潜在的毛刺，导致输入读信号失败，可能出现在下列的情况中：
  • 直接相邻数据输入管脚的输出管脚被分配一个未匹配的I/O标准，例如：LVTTL和LVCMOS，其驱动强度为8 mA或者更高。
  • 直接相邻数据输入管脚的输出管脚被分配一个匹配的I/O标准，例如：SSTL，其驱动强度为8 mA或者更高。

为了减少数据输入管脚上的抖动，Intel建议遵循下列指南：

  • 减少不同的未匹配I/O标准的直接相邻输出管脚的驱动强度，如下：
    • 4 mA或更低—2.5 V、3.0 V和3.3 V未匹配的I/O标准
    • 6 mA或更低—1.2 V、1.5 V和1.8 V未匹配的I/O标准
  • 对于未匹配的I/O标准，直接在数据输入管脚的左右两侧将管脚分配到非翻转(non-toggling)信号。
  • 对于未匹配的I/O标准，直接在数据输入管脚的左右两侧将管脚分配到非翻转(non-toggling)信号。“0” (慢摆率)。否则，直接将数据输入管脚左右两侧上的这个管脚分配到非翻转(non-toggling)信号。
  • 将未匹配的I/O标准数据输入管脚分配到施密特触发器输入缓冲器以获得更好抗噪声性能。如果在数据输入管脚上使用施密特触发器输入缓冲器，那么可以在8 mA的最大驱动强度上使用直接相邻的输出管脚(未匹配的I/O标准)。
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