MAX 10 FPGA信号完整性设计指南

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ID 683572
日期 3/02/2017
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MAX 10 FPGA信号完整性设计指南
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定义 了解SSN 指南：时钟和异步控制输入信号 指南：数据输入管脚 指南： MAX® 10 E144封装的时钟和数据输入信号 指南：I/O限制规则 指南：模拟到数字转换器I/O限制 指南：电压参考I/O标准限制 指南：遵守LVDS I/O限制规则 指南：对LVTTL/LVCMOS输入缓冲使能钳位二极管 指南：外部存储器接口I/O限制 指南：ADC Ground平面连接 指南：ADC参考电压引脚的电路板设计 指南：模拟输入的电路板设计 指南：关于电源引脚和ADC Ground (REFGND)的电路板设计 指南：DDR2、DDR3和LPDDR2的 MAX® 10电路板设计要求 MAX 10 FPGA信号完整性设计指南的文档修订历史
指南：时钟和异步控制输入信号 x
施密特触发器输入缓冲
MAX 10 FPGA信号完整性设计指南

指南：I/O限制规则

对于不同的I/O标准和条件，必须限制I/O管脚的数量。如果使用LVDS发送器或接收器，那么这个I/O限制规则是适用的。
表 2.  I/O Bank中特定I/O标准所允许的I/O管脚的最大百分比该表列出了bank中所建议的通用输出管脚的最大数量，按照I/O Bank中可用的I/O管脚总数量的在百分比，在使用这些I/O标准和条件的组合的情况下。
I/O标准 条件 每个Bank最大的管脚 (%)
2.5 V LVTTL/LVCMOS 16 mA电流强度和25 Ω OCT (快速和慢速摆率) 25
12 mA电流强度(快速和慢速摆率) 30
8 mA电流强度(快速和慢速摆率)和50 Ω OCT (快速摆率) 45
4 mA电流强度(快速和慢速摆率) 65
2.5 V SSTL — 100
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