MAX 10 FPGA信号完整性设计指南

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ID 683572
日期 3/02/2017
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MAX 10 FPGA信号完整性设计指南
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定义 了解SSN 指南：时钟和异步控制输入信号 指南：数据输入管脚 指南： MAX® 10 E144封装的时钟和数据输入信号 指南：I/O限制规则 指南：模拟到数字转换器I/O限制 指南：电压参考I/O标准限制 指南：遵守LVDS I/O限制规则 指南：对LVTTL/LVCMOS输入缓冲使能钳位二极管 指南：外部存储器接口I/O限制 指南：ADC Ground平面连接 指南：ADC参考电压引脚的电路板设计 指南：模拟输入的电路板设计 指南：关于电源引脚和ADC Ground (REFGND)的电路板设计 指南：DDR2、DDR3和LPDDR2的 MAX® 10电路板设计要求 MAX 10 FPGA信号完整性设计指南的文档修订历史
指南：时钟和异步控制输入信号 x
施密特触发器输入缓冲
MAX 10 FPGA信号完整性设计指南

指南：数据输入管脚

对于数据输入信号，快边沿速率会导致宽数据总线上的同步切换输入(SSI)噪音问题。

在VIH或VIL上，而不是在信号边沿上测量噪音容限。

表 1.   MAX® 10器件的建议的最大数据输入信号边沿速率下表列出了关于一个I/O bank中的I/O管脚使用百分比的建议最大数据输入信号边沿速率。
I/O bank中同步开关管脚的百分比 建议的最大数据输入信号边沿速率
50%到100% 0.6 V/ns
25%到49% 1.0 V/ns
0%到24% 1.5 V/ns
注： 如果一个输入管脚有一个用作翻转输出的相邻管脚，那么此输入管脚的输入信号的边沿率必须是1.5 V/ns或者更快。

如果数据输入信号超过建议的信号边沿速率，那么可以使用与时钟输入信号类似的方法来提高信号完整性。

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