F-Tile Ethernet Multirate Intel® FPGA IP用户指南

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ID 714307
日期 6/20/2022
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1. 引言 2. 接口概述 3. 参数 4. 使用IP Core进行设计 5. 模块描述 6. 配置寄存器 7. F-Tile Ethernet MultirateIntelFPGA IP用户指南文档修订历史
1. 引言 x
1.1. 概述 1.2. 发布信息 1.3. 器件系列支持 1.4. 器件速度等级支持 1.5. 资源使用情况 1.6. 相关文档 1.7. F-Tile Ethernet Multirate IP Core的功能和限制 1.8. F-Tile Ethernet Multirate IP Core的概念
1.8. F-Tile Ethernet Multirate IP Core的概念 x
1.8.1. 重配置组(Reconfiguration Group) 1.8.2. 基本配置文件(Base Profile) 1.8.3. 次级配置文件(Secondary Profile) 1.8.4. 次级配置文件组(Secondary Profile Group) 1.8.5. 启动配置文件(Startup Profile) 1.8.6. 所支持的重配置组 1.8.7. PTP时间戳精度支持 1.8.8. 收发器通道映射
2. 接口概述 x
2.1. 端口编号方案 2.2. 时钟信号 2.3. 复位信号 2.4. FGT收发器的分裂式MAC的分段式接口 2.5. FGT收发器的分裂式MAC Avalon ST客户端接口 2.6. FGT收发器的分裂式MII或PCS-Only接口 2.7. FGT收发器的OTN/FlexE的分裂式PCS66接口 2.8. MAC流程控制接口 2.9. 状态接口 2.10. Avalon® 存储器映射的重配置接口 2.11. 精确时间协议接口
2.11. 精确时间协议接口 x
2.11.1. PTP时钟接口 2.11.2. Time-of-Day接口 2.11.3. TX 2-Step时间戳接口 2.11.4. TX 1-Step时间戳接口 2.11.5. RX时间戳接口 2.11.6. PTP状态接口 2.11.7. PTP Tile接口
4. 使用IP Core进行设计 x
4.1. Intel® FPGA IP core的安装和许可 4.2. 指定IP Core参数和选项 4.3. 生成的文件结构
4.1. Intel® FPGA IP core的安装和许可 x
4.1.1. Intel® FPGA IP Evaluation Mode
4.2. 指定IP Core参数和选项 x
4.2.1. 用于IP设计的参考和系统PLL时钟
5. 模块描述 x
5.1. 精确时间协议(Precision Time Protocol)
1. 引言
2. 接口概述
3. 参数
4. 使用IP Core进行设计
5. 模块描述
6. 配置寄存器
7. F-Tile Ethernet MultirateIntelFPGA IP用户指南文档修订历史

1.5. 资源使用情况

表 4.   英特尔 Agilex 器件的资源使用情况这些结果是使用 英特尔 Quartus Prime软件版本22.1，基于以下条件得到的：
  • 所有重配置组的客户端接口都设置为MAC segmented。
  • 资源使用情况特定于FGT重配置组。
  • 资源使用情况不包括在支持逻辑输出阶段之后由 英特尔 Quartus Prime软件生成的*_Tiles文件的软核逻辑使用。
    • *_Tiles文件使用大约5,000个组合ALUT，6,000个逻辑寄存器和模块存储器比特的164,000比特。
重配置组

(带有所选的MAC模式)

 ALM 组合ALUT 逻辑寄存器 模块存储器比特
25GE-1 623 754 980 0
50GE-1 642 695 1,057 0
100GE-4 2,430 2,996 3,643 0
100GE-4 (包括40GE) 2,798 3,463 4,318 0
100GE-2 1,259 1,382 2,030 0
400GE-8 3,351 3,368 5,218 0
200GE-4 2,369 2,668 3,955 0
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