F-Tile Ethernet Multirate Intel® FPGA IP用户指南

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ID 714307
日期 6/20/2022
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1. 引言 2. 接口概述 3. 参数 4. 使用IP Core进行设计 5. 模块描述 6. 配置寄存器 7. F-Tile Ethernet MultirateIntelFPGA IP用户指南文档修订历史
1. 引言 x
1.1. 概述 1.2. 发布信息 1.3. 器件系列支持 1.4. 器件速度等级支持 1.5. 资源使用情况 1.6. 相关文档 1.7. F-Tile Ethernet Multirate IP Core的功能和限制 1.8. F-Tile Ethernet Multirate IP Core的概念
1.8. F-Tile Ethernet Multirate IP Core的概念 x
1.8.1. 重配置组(Reconfiguration Group) 1.8.2. 基本配置文件(Base Profile) 1.8.3. 次级配置文件(Secondary Profile) 1.8.4. 次级配置文件组(Secondary Profile Group) 1.8.5. 启动配置文件(Startup Profile) 1.8.6. 所支持的重配置组 1.8.7. PTP时间戳精度支持 1.8.8. 收发器通道映射
2. 接口概述 x
2.1. 端口编号方案 2.2. 时钟信号 2.3. 复位信号 2.4. FGT收发器的分裂式MAC的分段式接口 2.5. FGT收发器的分裂式MAC Avalon ST客户端接口 2.6. FGT收发器的分裂式MII或PCS-Only接口 2.7. FGT收发器的OTN/FlexE的分裂式PCS66接口 2.8. MAC流程控制接口 2.9. 状态接口 2.10. Avalon® 存储器映射的重配置接口 2.11. 精确时间协议接口
2.11. 精确时间协议接口 x
2.11.1. PTP时钟接口 2.11.2. Time-of-Day接口 2.11.3. TX 2-Step时间戳接口 2.11.4. TX 1-Step时间戳接口 2.11.5. RX时间戳接口 2.11.6. PTP状态接口 2.11.7. PTP Tile接口
4. 使用IP Core进行设计 x
4.1. Intel® FPGA IP core的安装和许可 4.2. 指定IP Core参数和选项 4.3. 生成的文件结构
4.1. Intel® FPGA IP core的安装和许可 x
4.1.1. Intel® FPGA IP Evaluation Mode
4.2. 指定IP Core参数和选项 x
4.2.1. 用于IP设计的参考和系统PLL时钟
5. 模块描述 x
5.1. 精确时间协议(Precision Time Protocol)
1. 引言
2. 接口概述
3. 参数
4. 使用IP Core进行设计
5. 模块描述
6. 配置寄存器
7. F-Tile Ethernet MultirateIntelFPGA IP用户指南文档修订历史

2.11.5. RX时间戳接口

一个单独的RX时间戳接口可用于一个重配置组中的每个被支持的端口。

对于400GE速率，TX 2-step时间戳的宽度是其他Ethernet速率的2倍。port 2和port 0的接口信号级联在一起用于400GE port 0，如下所示： 
{msb, lsb} == {o_p2_ptp_<signals>, o_p0_ptp_<signals>}
下表列出了不同数量的端口的接口详细信息。
表 46.  RX时间戳接口的信号关于信号描述，请参考F-Tile Ethernet Intel FPGA Hard IP用户指南。
端口的最大数量 适用的重配置组 信号名称
1

25GE-1 Reconfigurable

50GE-1 Reconfigurable

Port 0:

o_p0_ptp_rx_its[95:0]

2

100GE-2 Reconfigurable

Port 0:

o_p0_ptp_rx_its[95:0]

Port 1:

o_p1_ptp_rx_its[95:0]

4

100GE-4 Reconfigurable

400GE-8 Reconfigurable

200GE-4 Reconfigurable

Port 0:

o_p0_ptp_rx_its[95:0]

Port 1:

o_p1_ptp_rx_its[95:0]

Port 2:

o_p2_ptp_rx_its[95:0]

Port 3:

o_p3_ptp_rx_its[95:0]

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