F-Tile Ethernet Multirate Intel® FPGA IP用户指南

下载 PDF
ID 714307
日期 6/20/2022
Public
文档目录
文档目录 x
1. 引言 2. 接口概述 3. 参数 4. 使用IP Core进行设计 5. 模块描述 6. 配置寄存器 7. F-Tile Ethernet MultirateIntelFPGA IP用户指南文档修订历史
1. 引言 x
1.1. 概述 1.2. 发布信息 1.3. 器件系列支持 1.4. 器件速度等级支持 1.5. 资源使用情况 1.6. 相关文档 1.7. F-Tile Ethernet Multirate IP Core的功能和限制 1.8. F-Tile Ethernet Multirate IP Core的概念
1.8. F-Tile Ethernet Multirate IP Core的概念 x
1.8.1. 重配置组(Reconfiguration Group) 1.8.2. 基本配置文件(Base Profile) 1.8.3. 次级配置文件(Secondary Profile) 1.8.4. 次级配置文件组(Secondary Profile Group) 1.8.5. 启动配置文件(Startup Profile) 1.8.6. 所支持的重配置组 1.8.7. PTP时间戳精度支持 1.8.8. 收发器通道映射
2. 接口概述 x
2.1. 端口编号方案 2.2. 时钟信号 2.3. 复位信号 2.4. FGT收发器的分裂式MAC的分段式接口 2.5. FGT收发器的分裂式MAC Avalon ST客户端接口 2.6. FGT收发器的分裂式MII或PCS-Only接口 2.7. FGT收发器的OTN/FlexE的分裂式PCS66接口 2.8. MAC流程控制接口 2.9. 状态接口 2.10. Avalon® 存储器映射的重配置接口 2.11. 精确时间协议接口
2.11. 精确时间协议接口 x
2.11.1. PTP时钟接口 2.11.2. Time-of-Day接口 2.11.3. TX 2-Step时间戳接口 2.11.4. TX 1-Step时间戳接口 2.11.5. RX时间戳接口 2.11.6. PTP状态接口 2.11.7. PTP Tile接口
4. 使用IP Core进行设计 x
4.1. Intel® FPGA IP core的安装和许可 4.2. 指定IP Core参数和选项 4.3. 生成的文件结构
4.1. Intel® FPGA IP core的安装和许可 x
4.1.1. Intel® FPGA IP Evaluation Mode
4.2. 指定IP Core参数和选项 x
4.2.1. 用于IP设计的参考和系统PLL时钟
5. 模块描述 x
5.1. 精确时间协议(Precision Time Protocol)
1. 引言
2. 接口概述
3. 参数
4. 使用IP Core进行设计
5. 模块描述
6. 配置寄存器
7. F-Tile Ethernet MultirateIntelFPGA IP用户指南文档修订历史

1.8.8. 收发器通道映射

收发器通道映射定义了一个到EMIB的可预测的映射或者从EMIB的去映射(demaping)。收发器通道映射对一个重配置组中的每个受支持的配置文件指定收发器通道分配。

下面的限制表指定了为每个重配置组定义的最大端口数量和最大收发器通道数量。

表 7.  使用两个收发器通道的重配置组限制
收发器通道/

端口数量

 FGT1 FGT0
1个端口，使用2个通道 Port 0, Lane 0 Port 0, Lane 1
2个端口，各使用1个通道 Port 0, Lane 0 Port 1, Lane 0

表 8.  使用四个收发器通道的重配置组限制
注： 所有4个通道必须是单个FGT QUAD的一部分。
收发器通道/

端口数量

 FGT3 FGT2 FGT1 FGT0
1个端口，使用4个通道 Port 0, Lane 0 Port 0, Lane 1 Port 0, Lane 2 Port 0, Lane 3
1个端口，使用2个通道 Port 0, Lane 0 Port 0, Lane 1 未使用 未使用
1个端口，使用1个通道 Port 0, Lane 0 未使用 未使用 未使用
2个端口，各使用2个通道 Port 0, Lane 0 Port 0, Lane 1 Port 2, Lane 0 Port 2, Lane 1
2个端口，各使用1个通道 Port 0, Lane 0 Port 2, Lane 0 未使用 未使用
4个端口，各使用1个通道 Port 0, Lane 0 Port 1, Lane 0 Port 2, Lane 0 Port 3, Lane 0
表 9.  使用八个收发器通道的重配置组限制
注： 所有8个通道必须分配给两个相邻的QUAD。
收发器通道/

端口数量

 FGT7 FGT6 FGT5 FGT4 FGT3 FGT2 FGT1 FGT0
1个端口，使用8个通道 Port 0, Lane 0 Port 0, Lane 1 Port 0, Lane 2 Port 0, Lane 3 Port 0, Lane 4 Port 0, Lane 5 Port 0, Lane 6 Port 0, Lane 7
2个端口，各使用4个通道 Port 0, Lane 0 Port 0, Lane 1 Port 0, Lane 2 Port 0, Lane 3 Port 2, Lane 0 Port 2, Lane 1 Port 2, Lane 2 Port 2, Lane 3
4个端口，各使用2个通道 Port 0, Lane 0 Port 0, Lane 1 Port 1, Lane 0 Port 1, Lane 1 Port 2, Lane 0 Port 2, Lane 1 Port 3, Lane 0 Port 3, Lane 1
二级标题