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4.2.1. 用于IP设计的参考和系统PLL时钟
每个F-tile系统必须例化一个F-Tile参考和系统PLL时钟IntelFPGA IP。F-Tile参考和系统PLL时钟Intel FPGA IP执行三个主要功能:
- 配置FGT PMA的参考时钟:
- 使能FGT参考时钟,并指定参考时钟频率
- 指定FGT CDR输出
- 配置系统PLL:
- 使能系统PLL并指定其模式
- 指定系统PLL的参考时钟源和频率
注: 在您的IP设计中,您必须包括一个F-Tile参考和系统PLL时钟Intel FPGA IP core以通过逻辑生成流程。
F-Tile参考和系统PLL时钟Intel FPGA IP必须始终连接到一个基于协议的Intel FPGA IP。F-Tile参考和系统PLL时钟Intel FPGA IP不能作为一个独立的IP进行编译和仿真。关于F-Tile参考和系统PLL时钟Intel FPGA IP core的参数和端口列表,请参考F-tile架构和 PMA/FEC Direct PHY IP用户指南 。
当您在单一F-tile中设计多个接口或基于协议的IP core时,您必须只使用F-Tile参考和系统PLL时钟Intel FPGA IP core的一个实例来配置:
- FGT PMA (最多10个)所有要求的参考时钟,以在单一F-tile中实现多个接口。
- 所有要求的System PLL (最多3个),以在单一F-tile中实现多个接口。
- 系统PLL所有要求的参考时钟,以在单一F-tile中实现多个接口。
当您在单一F-tile中设计多个接口或者基于协议的IP core时,您只能使用三个System PLL。例如,您可以为PCIe使用一个System PLL,为Ethernet和其他协议使用两个System PLL。然而,在其他用例中,您可以将所有三个System PLL用于Ethernet and PMA-Direct数字模块中的各种接口。由于只有三个System PLL,因此具有不同线路速率的多个接口或基于协议的IP core可能要共享一个System PLL。在共享一个System PLL时,线路速率最高的接口决定了System PLL的频率,线路速率较低的接口必须进行超频。关于详细信息,请参考F-tile架构和PMA/FEC Direct PHY IP用户指南。