低延迟以太网10G MAC用户指南

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ID 683426
日期 10/31/2016
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1. 关于低延迟以太网10G MAC 2. 启用 3. 功能性说明 4. 配置寄存器 5. 接口信号 A. 低延迟以太网10G MAC用户指南存档 B. 低延迟以太网10G MAC用户指南文档修订历史
1. 关于低延迟以太网10G MAC x
1.1. 特性 1.2. 发布信息 1.3. 器件系列支持 1.4. 性能和资源利用
1.1. 特性 x
1.1.1. LL Ethernet 10G MAC和Legacy 10-Gbps Ethernet MAC
1.3. 器件系列支持 x
1.3.1. 定义：器件支持等级
1.4. 性能和资源利用 x
1.4.1. 资源利用 1.4.2. TX和RX延迟
2. 启用 x
2.1. Intel FPGA IP核介绍 2.2. IP核安装和授权 2.3. 生成IP核（ Quartus® Prime Pro Edition） 2.4. 所生成文件 2.5. 仿真Intel FPGA IP核 2.6. 创建SignalTap II调试文件以匹配设计层次 2.7. LL Ethernet 10G MAC IP核的参数设置 2.8. 更新LL以太网10G MAC IP核 2.9. LL以太网10G MAC IP核的设计考量
2.9. LL以太网10G MAC IP核的设计考量 x
2.9.1. 从Legacy Ethernet 10G MAC移植到LL Ethernet 10G MAC 2.9.2. 时序约束
2.9.1. 从Legacy Ethernet 10G MAC移植到LL Ethernet 10G MAC x
2.9.1.1. 移植—Avalon-ST接口上的32-bit数据路径 2.9.1.2. 移植—保持Avalon-ST接口上的64-bit数据路径
2.9.2. 时序约束 x
2.9.2.1. Pseudo-Static CSR Fields（伪静态CSR域） 2.9.2.2. Clock Crosser（跨时钟域） 2.9.2.3. Dual Clock FIFO（双时钟FIFO）
3. 功能性说明 x
3.1. 体系结构 3.2. 接口 3.3. 帧类型 3.4. TX数据路径 3.5. RX数据路径 3.6. 流程控制 3.7. 复位要求 3.8. PHY支持 3.9. XGMII错误处理（链路故障） 3.10. IEEE 1588v2
3.4. TX数据路径 x
3.4.1. 填充字节插入 3.4.2. 地址插入 3.4.3. CRC-32插入 3.4.4. XGMII封装 3.4.5. 数据包间间隙生成和插入 3.4.6. XGMII传输 3.4.7. 单向特性 3.4.8. TX时序图
3.5. RX数据路径 x
3.5.1. XGMII解封装 3.5.2. CRC检查 3.5.3. 地址检查 3.5.4. 帧类型检查 3.5.5. 长度检查 3.5.6. CRC和填充字节移除 3.5.7. 上溢处理 3.5.8. RX时序图
3.5.5. 长度检查 x
3.5.5.1. 帧长度 3.5.5.2. 载荷长度
3.6. 流程控制 x
3.6.1. IEEE 802.3流程控制 3.6.2. 基于优先级的流程控制
3.6.1. IEEE 802.3流程控制 x
3.6.1.1. 暂停帧接收 3.6.1.2. 暂停帧传输
3.6.2. 基于优先级的流程控制 x
3.6.2.1. PFC帧接收 3.6.2.2. PFC帧发送
3.8. PHY支持 x
3.8.1. 10GBASE-R寄存器模式
3.10. IEEE 1588v2 x
3.10.1. 体系结构 3.10.2. TX数据路径 3.10.3. RX数据路径 3.10.4. 帧格式
3.10.4. 帧格式 x
3.10.4.1. 以IEEE 802.3封装的PTP数据包 3.10.4.2. 通过UDP/IPv4封装的PTP数据包 3.10.4.3. 通过UDP/IPv6封装的PTP数据包
4. 配置寄存器 x
4.1. 寄存器映射 4.2. 寄存器访问 4.3. 主MAC地址 4.4. MAC复位控制寄存器 4.5. TX_Configuration和Status寄存器 4.6. 流程控制寄存器 4.7. 单向控制寄存器 4.8. RX配置和状态寄存器 4.9. 时间戳寄存器 4.10. ECC寄存器 4.11. 统计寄存器
4.1. 寄存器映射 x
4.1.1. 将10-Gbps以太网MAC寄存器映射到LL以太网10G MAC寄存器
4.9. 时间戳寄存器 x
4.9.1. 计算时序调整
5. 接口信号 x
5.1. 时钟和复位信号 5.2. 速度选择信号 5.3. 纠错信号 5.4. 单向信号 5.5. Avalon® -MM编程信号 5.6. Avalon® -ST数据接口 5.7. Avalon® -ST流程控制信号 5.8. Avalon® -ST状态接口 5.9. PHY侧接口 5.10. IEEE 1588v2接口
5.6. Avalon® -ST数据接口 x
5.6.1. Avalon® -ST TX数据接口信号 5.6.2. Avalon® -ST RX数据接口信号 5.6.3. Avalon® -ST数据接口时钟
5.8. Avalon® -ST状态接口 x
5.8.1. Avalon® -ST TX状态信号 5.8.2. Avalon® -ST RX状态信号
5.9. PHY侧接口 x
5.9.1. XGMII TX信号 5.9.2. XGMII RX信号 5.9.3. GMII TX信号 5.9.4. GMII RX信号 5.9.5. MII TX信号 5.9.6. MII RX信号
5.10. IEEE 1588v2接口 x
5.10.1. IEEE 1588v2出口（Egress）TX信号 5.10.2. IEEE 1588v2入口（Ingress）RX信号 5.10.3. IEEE 1588v2接口时钟
1. 关于低延迟以太网10G MAC
2. 启用
3. 功能性说明
4. 配置寄存器
5. 接口信号
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B. 低延迟以太网10G MAC用户指南文档修订历史

4.5. TX_Configuration和Status寄存器

表 20.  TX配置和状态寄存器
字偏移 寄存器名称 说明 访问权限 HW复位值
0x0020 tx_packet_control
  • Bit 0—配置TX路径。

    0：使能TX路径。

    1：禁用TX路径。MAC IP核通过置低avalon_st_tx_ready信号来表示Avalon-ST发送数据接口的背压。禁用时，IP核停止生成新的暂停和PFC帧。

  • Bits 31:1—保留。

可按需更改该寄存器的值。如果在发送帧时禁用TX路径，MAC IP核会在禁用TX路径之前完成此发送。

 RW 0x0
0x0022 tx_transfer_status

MAC设置下列位以显示TX数据路径的状态。

  • Bits 7:0—保留。
  • Bit 8：TX数据路径状态。

    0：TX数据路径为空闲。

    1：一个TX数据传输正在进行中。

  • Bits 11:9—保留。
  • Bit 12:：数据路径复位状态。

    0：TX数据路径未复位。

    1：TX数据路径处于复位中。

 RO 0x0
0x0024 tx_pad_control
  • Bit 0—发送中的填充插入使能。

    0：禁用填充插入。客户端必须确保数据帧长度符合IEEE 802.3规范中所要求的最小长度。

    1：使能填充插入。MAC IP核将填充字节插入来自客户端的数据帧，从而符合IEEE 802.3规范所要求的最小长度。

    使能填充插入时，必须将tx_crc_control[]设置到0x3以使能CRC插入。

  • Bits 31:1—保留。

先配置该寄存器，然后使能用于操作的MAC IP核。

 RW 0x1
0x0026 tx_crc_control
  • Bit 0—始终将此位设置为1。
  • Bit 1—配置CRC插入，

    0：禁用CRC插入。客户端必须提供CRC字段以确保数据帧符合所要求的最小长度。

    1：使能CRC插入。MAC IP核计算CRC字段并将其插入数据帧。

  • Bits 31:2—保留。

先配置该寄存器，然后使能用于操作的MAC IP核。

 RW 0x3
0x0028 tx_preamble_control 5
  • Bit 0— 发送时配置前导码直通模式。

    0：禁用前导码直通。MAC IP内核将IEEE 802.3规范所指定的标准前导码插入数据帧。

    1：使能前导码直通。MAC IP核将客户端数据帧的首8个字节定义为自定义前导码。

  • Bits 31:1—保留。

先配置该寄存器，然后使能用于操作的MAC IP核。

 RW 0x0
0x002A tx_src_addr_override
  • Bit 0—配置源地址覆盖。

    0：禁用源地址覆盖。客户必须使用有效地址填充源地址字段。

    1：使能源地址覆盖。MAC IP核使用tx_primary_mac_addr0和tx_primary_mac_addr1寄存器中指定的主MAC地址覆盖数据帧中的源地址字段。

  • Bits 31:1—保留。

先配置该寄存器，然后使能用于操作的MAC IP核。

 RW 0x0
0x002C tx_frame_maxlength
  • Bits 15:0—指定允许的最大帧长度。MAC IP核仅使用此寄存器收集统计数据。在来自客户端的数据帧的长度超出该值时，MAC IP核置位avalon_st_txstatus_error[1]信号以标记此帧过大。然后MAC IP核通过发送数据路径转发过大帧。
  • Bits 31:16—保留。

先配置该寄存器，然后使能用于操作的MAC IP核。

 RW 0x5EE (1518)
0x002D tx_vlan_detection
  • Bit 0—TX VLAN检测禁用。

    0：MAC检测VLAN和堆栈式VLAN帧。

    1：MAC不会检测VLAN和堆栈式3VLAN帧。接收时，MAC将它们作为基础帧处理并将其标签视为载荷字节。

  • Bits 31:1—保留。
 RW 0x0

0x002E

0x081E

 tx_ipg_10g
  • Bit 0—使用该位以指定10 Gbps操作速率的平均IPG。

    0：将平均IPG设置为8字节。

    1：将平均IPG设置为12字节。

  • Bits 31:1—保留。

单向功能不支持8字节的平均IPG。

如果开启Use legacy Ethernet 10G MAC Avalon Memory-Mapped interface，字偏移为0x081E。否则，字偏移为0x002E。

RW 0x0

0x002F

0x081F

 tx_ipg_10M_100M_1G
  • Bits 3:0—使用这些位来指定10 Mbps，100 Mbps或1 Gbps操作速度的平均IPG。有效值介于8至15字节。
  • Bits 31:4—保留。

如果开启Use legacy Ethernet 10G MAC Avalon Memory-Mapped interface，则字偏移为0x081F。否则，字偏移为0x002F。

RW 0x0
0x003E tx_underflow_counter0

36-bit错误计数器在TX缓冲器下溢持续时收集被截断的TX帧数。

  • tx_underflow_counter0：错误计数器的较低32位。
  • tx_underflow_counter1[3:0]：错误计数器的较高4位。
  • tx_underflow_counter1[31:4]—保留。

要读取计数器，就从较低32位开始，然后是较高4位。读取后IP核清零计数器。

 RO 0x0
0x003F tx_underflow_counter1
5 该寄存器仅在开启Enable preamble pass-through mode项时可用。未使用时被保留。
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