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文档目录 x
1. 关于低延迟以太网10G MAC 2. 启用 3. 功能性说明 4. 配置寄存器 5. 接口信号 A. 低延迟以太网10G MAC用户指南存档 B. 低延迟以太网10G MAC用户指南文档修订历史
1. 关于低延迟以太网10G MAC x
1.1. 特性 1.2. 发布信息 1.3. 器件系列支持 1.4. 性能和资源利用
1.1. 特性 x
1.1.1. LL Ethernet 10G MAC和Legacy 10-Gbps Ethernet MAC
1.3. 器件系列支持 x
1.3.1. 定义：器件支持等级
1.4. 性能和资源利用 x
1.4.1. 资源利用 1.4.2. TX和RX延迟
2. 启用 x
2.1. Intel FPGA IP核介绍 2.2. IP核安装和授权 2.3. 生成IP核（ Quartus® Prime Pro Edition） 2.4. 所生成文件 2.5. 仿真Intel FPGA IP核 2.6. 创建SignalTap II调试文件以匹配设计层次 2.7. LL Ethernet 10G MAC IP核的参数设置 2.8. 更新LL以太网10G MAC IP核 2.9. LL以太网10G MAC IP核的设计考量
2.9. LL以太网10G MAC IP核的设计考量 x
2.9.1. 从Legacy Ethernet 10G MAC移植到LL Ethernet 10G MAC 2.9.2. 时序约束
2.9.1. 从Legacy Ethernet 10G MAC移植到LL Ethernet 10G MAC x
2.9.1.1. 移植—Avalon-ST接口上的32-bit数据路径 2.9.1.2. 移植—保持Avalon-ST接口上的64-bit数据路径
2.9.2. 时序约束 x
2.9.2.1. Pseudo-Static CSR Fields（伪静态CSR域） 2.9.2.2. Clock Crosser（跨时钟域） 2.9.2.3. Dual Clock FIFO（双时钟FIFO）
3. 功能性说明 x
3.1. 体系结构 3.2. 接口 3.3. 帧类型 3.4. TX数据路径 3.5. RX数据路径 3.6. 流程控制 3.7. 复位要求 3.8. PHY支持 3.9. XGMII错误处理（链路故障） 3.10. IEEE 1588v2
3.4. TX数据路径 x
3.4.1. 填充字节插入 3.4.2. 地址插入 3.4.3. CRC-32插入 3.4.4. XGMII封装 3.4.5. 数据包间间隙生成和插入 3.4.6. XGMII传输 3.4.7. 单向特性 3.4.8. TX时序图
3.5. RX数据路径 x
3.5.1. XGMII解封装 3.5.2. CRC检查 3.5.3. 地址检查 3.5.4. 帧类型检查 3.5.5. 长度检查 3.5.6. CRC和填充字节移除 3.5.7. 上溢处理 3.5.8. RX时序图
3.5.5. 长度检查 x
3.5.5.1. 帧长度 3.5.5.2. 载荷长度
3.6. 流程控制 x
3.6.1. IEEE 802.3流程控制 3.6.2. 基于优先级的流程控制
3.6.1. IEEE 802.3流程控制 x
3.6.1.1. 暂停帧接收 3.6.1.2. 暂停帧传输
3.6.2. 基于优先级的流程控制 x
3.6.2.1. PFC帧接收 3.6.2.2. PFC帧发送
3.8. PHY支持 x
3.8.1. 10GBASE-R寄存器模式
3.10. IEEE 1588v2 x
3.10.1. 体系结构 3.10.2. TX数据路径 3.10.3. RX数据路径 3.10.4. 帧格式
3.10.4. 帧格式 x
3.10.4.1. 以IEEE 802.3封装的PTP数据包 3.10.4.2. 通过UDP/IPv4封装的PTP数据包 3.10.4.3. 通过UDP/IPv6封装的PTP数据包
4. 配置寄存器 x
4.1. 寄存器映射 4.2. 寄存器访问 4.3. 主MAC地址 4.4. MAC复位控制寄存器 4.5. TX_Configuration和Status寄存器 4.6. 流程控制寄存器 4.7. 单向控制寄存器 4.8. RX配置和状态寄存器 4.9. 时间戳寄存器 4.10. ECC寄存器 4.11. 统计寄存器
4.1. 寄存器映射 x
4.1.1. 将10-Gbps以太网MAC寄存器映射到LL以太网10G MAC寄存器
4.9. 时间戳寄存器 x
4.9.1. 计算时序调整
5. 接口信号 x
5.1. 时钟和复位信号 5.2. 速度选择信号 5.3. 纠错信号 5.4. 单向信号 5.5. Avalon® -MM编程信号 5.6. Avalon® -ST数据接口 5.7. Avalon® -ST流程控制信号 5.8. Avalon® -ST状态接口 5.9. PHY侧接口 5.10. IEEE 1588v2接口
5.6. Avalon® -ST数据接口 x
5.6.1. Avalon® -ST TX数据接口信号 5.6.2. Avalon® -ST RX数据接口信号 5.6.3. Avalon® -ST数据接口时钟
5.8. Avalon® -ST状态接口 x
5.8.1. Avalon® -ST TX状态信号 5.8.2. Avalon® -ST RX状态信号
5.9. PHY侧接口 x
5.9.1. XGMII TX信号 5.9.2. XGMII RX信号 5.9.3. GMII TX信号 5.9.4. GMII RX信号 5.9.5. MII TX信号 5.9.6. MII RX信号
5.10. IEEE 1588v2接口 x
5.10.1. IEEE 1588v2出口（Egress）TX信号 5.10.2. IEEE 1588v2入口（Ingress）RX信号 5.10.3. IEEE 1588v2接口时钟
1. 关于低延迟以太网10G MAC
2. 启用
3. 功能性说明
4. 配置寄存器
5. 接口信号
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2.3. 生成IP核（ Quartus® Prime Pro Edition）

在参数编辑器中配置定制IP variation。
双击IP Catalog中的任意组件启动参数编辑器。参数编辑器允许为所选IP核定义定制variation。参数编辑器生成IP variation并将相应 .ip文件自动添加到工程中。
IP参数编辑器（ Quartus® Prime Pro Edition）


按照下列步骤在参数编辑器中定位，例化和自定义IP variation：

  1. 点击Tools > IP Catalog。要显示器件支持，例化位置，版本和文档链接的详细信息，请右键点击IP Catalog中的任意组件名称。
  2. 要查找特定类型的组件，在IP Catalog搜索框内键入组件的部分名或全名。例如，键入memory搜索存储器IP组件，或键入axi搜索IP名中带有AXI的IP组件。右键点击菜单显示将过滤器应用于IP Catalog。
  3. 要启动参数编辑器，双击任意组件。为定制IP variation指定一个顶层名称。参数编辑器将IP variation设置保存在名为 <your_ip> .ip的文件中。点击OK。IP variation名称或路径中不能有空格。
  4. 在参数编辑器中设置参数值并查看组件的结构框图。底部的Parameterization Messages选项卡显示IP参数中的所有错误。
    • 选择性的选择预置参数值（如果提供给您的IP核）。对指定的应用，预置提供的初始参数值。
    • 指定用于定义IP核功能性、端口配置和器件特定功能的参数。
    • 指定在其他EDA工具中处理IP核文件的选项。
    注： 请参阅相应的IP核用户指南，了解特定IP核参数信息
  5. 点击Generate HDL。显现Generation对话框。
  6. 指定输出文件生成选项，然后点击Generate。根据您所指定生成综合和/或仿真文件。
  7. 要生成仿真测试台（testbench），点击Generate > Generate Testbench System。指定测试台生成选项，并点击Generate。
  8. 要生成HDL仿真模板以复制并粘贴到文本编辑器中，可点击Generate > Show Instantiation Template。
  9. 点击Finish。如果提示将代表IP variation的文件添加到工程，点击Yes。
  10. 生成和安装您的IP实例后，进行适当的管脚约束来连接端口。
    注： 某些IP核根据IP核参数生成各种HDL实现。这些IP核的底层RTL有一个唯一的散列码（hash code）可避免不同IP核variation模块名称相互冲突。IP生成器件，该唯一代码始终与给定的IP设置和软件版本保持一致。但如果编辑IP核参数或更新IP核版本，此唯一代码就会发生改变。为避免仿真环境中对这些唯一代码的依赖性，请参阅Generating a Combined Simulator Setup Script。
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