低延迟以太网10G MAC用户指南

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ID 683426
日期 10/31/2016
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1. 关于低延迟以太网10G MAC 2. 启用 3. 功能性说明 4. 配置寄存器 5. 接口信号 A. 低延迟以太网10G MAC用户指南存档 B. 低延迟以太网10G MAC用户指南文档修订历史
1. 关于低延迟以太网10G MAC x
1.1. 特性 1.2. 发布信息 1.3. 器件系列支持 1.4. 性能和资源利用
1.1. 特性 x
1.1.1. LL Ethernet 10G MAC和Legacy 10-Gbps Ethernet MAC
1.3. 器件系列支持 x
1.3.1. 定义：器件支持等级
1.4. 性能和资源利用 x
1.4.1. 资源利用 1.4.2. TX和RX延迟
2. 启用 x
2.1. Intel FPGA IP核介绍 2.2. IP核安装和授权 2.3. 生成IP核（ Quartus® Prime Pro Edition） 2.4. 所生成文件 2.5. 仿真Intel FPGA IP核 2.6. 创建SignalTap II调试文件以匹配设计层次 2.7. LL Ethernet 10G MAC IP核的参数设置 2.8. 更新LL以太网10G MAC IP核 2.9. LL以太网10G MAC IP核的设计考量
2.9. LL以太网10G MAC IP核的设计考量 x
2.9.1. 从Legacy Ethernet 10G MAC移植到LL Ethernet 10G MAC 2.9.2. 时序约束
2.9.1. 从Legacy Ethernet 10G MAC移植到LL Ethernet 10G MAC x
2.9.1.1. 移植—Avalon-ST接口上的32-bit数据路径 2.9.1.2. 移植—保持Avalon-ST接口上的64-bit数据路径
2.9.2. 时序约束 x
2.9.2.1. Pseudo-Static CSR Fields（伪静态CSR域） 2.9.2.2. Clock Crosser（跨时钟域） 2.9.2.3. Dual Clock FIFO（双时钟FIFO）
3. 功能性说明 x
3.1. 体系结构 3.2. 接口 3.3. 帧类型 3.4. TX数据路径 3.5. RX数据路径 3.6. 流程控制 3.7. 复位要求 3.8. PHY支持 3.9. XGMII错误处理（链路故障） 3.10. IEEE 1588v2
3.4. TX数据路径 x
3.4.1. 填充字节插入 3.4.2. 地址插入 3.4.3. CRC-32插入 3.4.4. XGMII封装 3.4.5. 数据包间间隙生成和插入 3.4.6. XGMII传输 3.4.7. 单向特性 3.4.8. TX时序图
3.5. RX数据路径 x
3.5.1. XGMII解封装 3.5.2. CRC检查 3.5.3. 地址检查 3.5.4. 帧类型检查 3.5.5. 长度检查 3.5.6. CRC和填充字节移除 3.5.7. 上溢处理 3.5.8. RX时序图
3.5.5. 长度检查 x
3.5.5.1. 帧长度 3.5.5.2. 载荷长度
3.6. 流程控制 x
3.6.1. IEEE 802.3流程控制 3.6.2. 基于优先级的流程控制
3.6.1. IEEE 802.3流程控制 x
3.6.1.1. 暂停帧接收 3.6.1.2. 暂停帧传输
3.6.2. 基于优先级的流程控制 x
3.6.2.1. PFC帧接收 3.6.2.2. PFC帧发送
3.8. PHY支持 x
3.8.1. 10GBASE-R寄存器模式
3.10. IEEE 1588v2 x
3.10.1. 体系结构 3.10.2. TX数据路径 3.10.3. RX数据路径 3.10.4. 帧格式
3.10.4. 帧格式 x
3.10.4.1. 以IEEE 802.3封装的PTP数据包 3.10.4.2. 通过UDP/IPv4封装的PTP数据包 3.10.4.3. 通过UDP/IPv6封装的PTP数据包
4. 配置寄存器 x
4.1. 寄存器映射 4.2. 寄存器访问 4.3. 主MAC地址 4.4. MAC复位控制寄存器 4.5. TX_Configuration和Status寄存器 4.6. 流程控制寄存器 4.7. 单向控制寄存器 4.8. RX配置和状态寄存器 4.9. 时间戳寄存器 4.10. ECC寄存器 4.11. 统计寄存器
4.1. 寄存器映射 x
4.1.1. 将10-Gbps以太网MAC寄存器映射到LL以太网10G MAC寄存器
4.9. 时间戳寄存器 x
4.9.1. 计算时序调整
5. 接口信号 x
5.1. 时钟和复位信号 5.2. 速度选择信号 5.3. 纠错信号 5.4. 单向信号 5.5. Avalon® -MM编程信号 5.6. Avalon® -ST数据接口 5.7. Avalon® -ST流程控制信号 5.8. Avalon® -ST状态接口 5.9. PHY侧接口 5.10. IEEE 1588v2接口
5.6. Avalon® -ST数据接口 x
5.6.1. Avalon® -ST TX数据接口信号 5.6.2. Avalon® -ST RX数据接口信号 5.6.3. Avalon® -ST数据接口时钟
5.8. Avalon® -ST状态接口 x
5.8.1. Avalon® -ST TX状态信号 5.8.2. Avalon® -ST RX状态信号
5.9. PHY侧接口 x
5.9.1. XGMII TX信号 5.9.2. XGMII RX信号 5.9.3. GMII TX信号 5.9.4. GMII RX信号 5.9.5. MII TX信号 5.9.6. MII RX信号
5.10. IEEE 1588v2接口 x
5.10.1. IEEE 1588v2出口（Egress）TX信号 5.10.2. IEEE 1588v2入口（Ingress）RX信号 5.10.3. IEEE 1588v2接口时钟
1. 关于低延迟以太网10G MAC
2. 启用
3. 功能性说明
4. 配置寄存器
5. 接口信号
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B. 低延迟以太网10G MAC用户指南文档修订历史

4.9.1. 计算时序调整

可从硬件PMA延迟中导出以ns和fns为单位的所需时序调整。

表 25.  硬件PMA延迟
类型 器件 PMA 模式（比特） 延迟 MAC配置
TX RX
数字10

Arria V GZ

Stratix V

 40 123 UI 87 UI

10GbE

10G 10M-10GbE
32 99 UI 84 UI 10GbE
10 53 UI 26 UI 1G/100M/10M 10M-10GbE
Arria V GX/GT/SX/ST 10 42 UI 44 UI 1G/2.5GbE
Arria 10 40 147 UI 66.5 UI

10GbE

10G 10M-10GbE
32 123 UI 58.5 UI

10GbE

10G 10M-10GbE
10 43 UI 24.5 UI

1G/100M/10M 10M-10GbE

1G/2.5GbE
模拟11

Arria V

 — -1.1 ns 1.75 ns 全部

Stratix V
Arria 10

下列实例显示了针对Stratix V器件10M – 10GbE设计所需的计算。

表 26.  实例：计算Stratix V器件中10M – 10GbE设计的RX时序调整
步骤 说明 10G 10M，100M或1G
1 识别器件的数字延迟。 对于使用40比特PMA模式的Stratix V，数字延迟是87 UI。 对于使用10比特PMA模式的Stratix V，数字延迟是26 UI。
2 将数字延迟从UI转换成ns。 87 UI * 0.097 = 8.439 ns 26 UI * 0.8 = 20.8 ns
3 将模拟延迟与以ns为单位的数字延迟相加。 8.439 ns + 1.75 ns = 10.189 ns 20.8 ns + 1.75 ns = 22.55 ns
4 将任意外部PHY延迟与步骤3中所得总和相加。此实例中，假设外部PHY延迟为1 ns。 10.189 ns + 1 ns = 11.189 ns 22.55 ns + 1 ns = 23.55 ns
5 将总延迟转换成十六进制ns和fns。

ns: 0xB

fns: 0.189 * 65536 = 0x3062

ns: 0x17

fns: 0.55 * 65536 = 0x8CCC
6 配置相应寄存器。

rx_ns_adjustment_10G = 0xB

rx_fns_adjustment_10G = 0x3062

rx_ns_adjustment_mult_speed = 0x17

rx_fns_adjustment_mult_speed = 0x8CCC

10 对于10G, 1 UI是97 ps。对于2.5G，1 UI是320 ps。对于10M/100M/1G，1 UI是800 ps。
11 适用于使用外设时钟的HSSI时钟路由。其他时钟方案可能导致几ns的偏差。
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