低延迟以太网10G MAC用户指南

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ID 683426
日期 10/31/2016
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1. 关于低延迟以太网10G MAC 2. 启用 3. 功能性说明 4. 配置寄存器 5. 接口信号 A. 低延迟以太网10G MAC用户指南存档 B. 低延迟以太网10G MAC用户指南文档修订历史
1. 关于低延迟以太网10G MAC x
1.1. 特性 1.2. 发布信息 1.3. 器件系列支持 1.4. 性能和资源利用
1.1. 特性 x
1.1.1. LL Ethernet 10G MAC和Legacy 10-Gbps Ethernet MAC
1.3. 器件系列支持 x
1.3.1. 定义：器件支持等级
1.4. 性能和资源利用 x
1.4.1. 资源利用 1.4.2. TX和RX延迟
2. 启用 x
2.1. Intel FPGA IP核介绍 2.2. IP核安装和授权 2.3. 生成IP核（ Quartus® Prime Pro Edition） 2.4. 所生成文件 2.5. 仿真Intel FPGA IP核 2.6. 创建SignalTap II调试文件以匹配设计层次 2.7. LL Ethernet 10G MAC IP核的参数设置 2.8. 更新LL以太网10G MAC IP核 2.9. LL以太网10G MAC IP核的设计考量
2.9. LL以太网10G MAC IP核的设计考量 x
2.9.1. 从Legacy Ethernet 10G MAC移植到LL Ethernet 10G MAC 2.9.2. 时序约束
2.9.1. 从Legacy Ethernet 10G MAC移植到LL Ethernet 10G MAC x
2.9.1.1. 移植—Avalon-ST接口上的32-bit数据路径 2.9.1.2. 移植—保持Avalon-ST接口上的64-bit数据路径
2.9.2. 时序约束 x
2.9.2.1. Pseudo-Static CSR Fields（伪静态CSR域） 2.9.2.2. Clock Crosser（跨时钟域） 2.9.2.3. Dual Clock FIFO（双时钟FIFO）
3. 功能性说明 x
3.1. 体系结构 3.2. 接口 3.3. 帧类型 3.4. TX数据路径 3.5. RX数据路径 3.6. 流程控制 3.7. 复位要求 3.8. PHY支持 3.9. XGMII错误处理（链路故障） 3.10. IEEE 1588v2
3.4. TX数据路径 x
3.4.1. 填充字节插入 3.4.2. 地址插入 3.4.3. CRC-32插入 3.4.4. XGMII封装 3.4.5. 数据包间间隙生成和插入 3.4.6. XGMII传输 3.4.7. 单向特性 3.4.8. TX时序图
3.5. RX数据路径 x
3.5.1. XGMII解封装 3.5.2. CRC检查 3.5.3. 地址检查 3.5.4. 帧类型检查 3.5.5. 长度检查 3.5.6. CRC和填充字节移除 3.5.7. 上溢处理 3.5.8. RX时序图
3.5.5. 长度检查 x
3.5.5.1. 帧长度 3.5.5.2. 载荷长度
3.6. 流程控制 x
3.6.1. IEEE 802.3流程控制 3.6.2. 基于优先级的流程控制
3.6.1. IEEE 802.3流程控制 x
3.6.1.1. 暂停帧接收 3.6.1.2. 暂停帧传输
3.6.2. 基于优先级的流程控制 x
3.6.2.1. PFC帧接收 3.6.2.2. PFC帧发送
3.8. PHY支持 x
3.8.1. 10GBASE-R寄存器模式
3.10. IEEE 1588v2 x
3.10.1. 体系结构 3.10.2. TX数据路径 3.10.3. RX数据路径 3.10.4. 帧格式
3.10.4. 帧格式 x
3.10.4.1. 以IEEE 802.3封装的PTP数据包 3.10.4.2. 通过UDP/IPv4封装的PTP数据包 3.10.4.3. 通过UDP/IPv6封装的PTP数据包
4. 配置寄存器 x
4.1. 寄存器映射 4.2. 寄存器访问 4.3. 主MAC地址 4.4. MAC复位控制寄存器 4.5. TX_Configuration和Status寄存器 4.6. 流程控制寄存器 4.7. 单向控制寄存器 4.8. RX配置和状态寄存器 4.9. 时间戳寄存器 4.10. ECC寄存器 4.11. 统计寄存器
4.1. 寄存器映射 x
4.1.1. 将10-Gbps以太网MAC寄存器映射到LL以太网10G MAC寄存器
4.9. 时间戳寄存器 x
4.9.1. 计算时序调整
5. 接口信号 x
5.1. 时钟和复位信号 5.2. 速度选择信号 5.3. 纠错信号 5.4. 单向信号 5.5. Avalon® -MM编程信号 5.6. Avalon® -ST数据接口 5.7. Avalon® -ST流程控制信号 5.8. Avalon® -ST状态接口 5.9. PHY侧接口 5.10. IEEE 1588v2接口
5.6. Avalon® -ST数据接口 x
5.6.1. Avalon® -ST TX数据接口信号 5.6.2. Avalon® -ST RX数据接口信号 5.6.3. Avalon® -ST数据接口时钟
5.8. Avalon® -ST状态接口 x
5.8.1. Avalon® -ST TX状态信号 5.8.2. Avalon® -ST RX状态信号
5.9. PHY侧接口 x
5.9.1. XGMII TX信号 5.9.2. XGMII RX信号 5.9.3. GMII TX信号 5.9.4. GMII RX信号 5.9.5. MII TX信号 5.9.6. MII RX信号
5.10. IEEE 1588v2接口 x
5.10.1. IEEE 1588v2出口（Egress）TX信号 5.10.2. IEEE 1588v2入口（Ingress）RX信号 5.10.3. IEEE 1588v2接口时钟
1. 关于低延迟以太网10G MAC
2. 启用
3. 功能性说明
4. 配置寄存器
5. 接口信号
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B. 低延迟以太网10G MAC用户指南文档修订历史

5.10.2. IEEE 1588v2入口（Ingress）RX信号

选择Enable time stamping选项时，会显现如下信号。该特性存在于下列操作模式中：10G，1G/10G和10M/100M/1G/10G。

表 48.  IEEE 1588v2入口（Ingress）RX信号
信号 方向 宽度 说明
rx_ingress_timestamp_96b_valid 输出 1 置位后，该信号使rx_ingress_timestamp_96b_data[]上的时间戳生效。MAC IP核在置位avalon_st_rx_startofpacket的相同时钟周期中将此信号置位。
rx_ingress_timestamp_96b_data[] 输出 96 以如下格式传送96-bit入口时间戳：
  • Bits 48至95：48-bit秒字段
  • Bits 16至47：32-bit纳秒字段
  • Bits 0至15：16 位小数纳秒字段
96-bit时间戳通常作为完整ToD的加注，并且在普通时钟和边界时钟器件中有用。透明时钟通常使用64-bit时间戳。
rx_ingress_timestamp_64b_valid 输出 1 置位后，该信号使rx_ingress_timestamp_64b_data[]上的时间戳生效。MAC IP核在置位avalon_st_rx_startofpacket的相同时钟周期中将此信号置位。
rx_ingress_timestamp_64b_data[] 输出 64 以下列格式携带64-bit入口时间戳：
  • Bits 16至63：48-bit纳秒字段
  • Bits 0至15：16-bit小数纳秒字段
rx_time_of_day_96b_10g_data

（适用于10 Gbps）

 输入 96 按如下格式将时刻（ToD）从外部ToD模块传送到MAC IP核：
  • Bits 48至95：48-bit秒字段
  • Bits 16至47：32 位纳秒字段
  • Bits 0至15：16-bit小数纳秒字段
rx_time_of_day_96b_1g_data

（适用于10 Mbps、100 Mbps、1和2.5 Gbps）
rx_time_of_day_64b_10g_data

（适用于10 Gbps）

 输入 64 按如下格式将时刻（ToD）从外部ToD模块传送到MAC IP核：
  • Bits 16至63：48-bit纳秒字段
  • Bits 0至15：16-bit小数纳秒字段
rx_time_of_day_64b_1g_data

（适用于10 Mbps、100 Mbps、1和2.5 Gbps）
rx_path_delay_10g_data

（适用于10 Gbps）

 输入 16 将此总线连接到Intel FPGA PHY IP。该总线传送在物理网络和MAC IP Core（XGMII，GMII，或MII）PHY侧之间测量所得的路径延迟（停留时间）。在生成入口时间戳时，MAC IP核使用该值计算延迟。路径延迟的格式如下：
  • Bits 0至9：时钟周期的小数
  • Bits 10至15/21：时钟周期数
rx_path_delay_1g_data

（适用于10 Mbps、100 Mbps、1和2.5 Gbps）

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