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4.3. LVDS SERDES IP核时序
使用 Intel® Quartus® Prime软件生成所需时序约束,以对 Intel® Stratix® 10器件中的LVDS SERDES IP核进行适当时序分析。
时序组件 | 说明 |
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Source Synchronous Paths | 源同步路径是时钟和数据信号从发送器件传输到接收器件的路径。例如:
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Dynamic Phase Alignment Paths | DPA块在soft-CDR和DPA-FIFO模式下寄存I/O采集路径。DPA块从PLL VCO时钟中动态选择最佳相位锁存输入数据。 |
Internal FPGA Paths | 内部FPGA路径是FPGA架构内的路径:
Timing Analyzer报告相应的时间裕量。 |
文件名 | 说明 |
---|---|
<variation_name>_altera_lvds_core20_<quartus_version>_<random_id>.sdc | 该.sdc文件支持 Intel® Quartus® Prime Fitter使用时序驱动的编译优化时序裕量。该文件也支持 Timing Analyzer对您的设计时序进行分析。 IP核使用.sdc进行如下操作:
可在IP生成期间生成的.qip中找到该文件。 |
sdc_util.tcl | 此.tcl文件是.sdc使用的函数和程序库。 |