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4.1.3. LVDS SERDES IP核功能说明
可将每个LVDS SERDES IP核通道配置成单信号差分I/O的接收器或发送器。
每个LVDS SERDES通道包含一个SERDES、一个位滑(bitslip)模块、用于所有模式的DPA电路,高速时钟树(LVDS时钟树)和用于soft-CDR模式的转发时钟信号。因此,一个n通道LVDS 接口包含n-serdes_dpa块。
I/O PLL驱动LVDS时钟树,为I/O bank中的LVDS SERDES IP核通道提供时钟信号。
图 31. LVDS SERDES通道图
路径 | 模块 | 模式 | 时钟域 |
---|---|---|---|
TX Data Path | Serializer | TX | LVDS |
RX Data Path | DPA |
|
DPA |
DPA FIFO | DPA-FIFO | 跨LVDS–DPA域 | |
|
|
LVDS | |
Soft CDR | DPA | ||
Clock Generation and MultIPlexers | Local Clock Generator | Soft-CDR | 在这些模式中生成PCLK和load_enable |
SERDES Clock MultIPlexers | All | 对所有模式选择LVDS时钟源 |