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5.1.2. LVDS SERDES IP核PLL设置
参数 | 值 | 说明 |
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Use external PLL | On, Off | 开启使用外部PLL:
该选项支持访问PLL中所有可用时钟,并使用高级PLL功能,例如:时钟切换、带宽预置、动态相位步进和动态重配置。
注: 如果要使用两个LVDS SERDES IP核实例将组合式LVDS发送器和接收器接口置于同一I/O bank中,则必须开启该选项。开启General Settings选项卡中的Duplex Feature选项,也可将组合式发送器和接收器接口置于同一I/O bank中。如果打开Duplex Feature,则Use external PLL选项被禁用。
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Desired inclock frequency | — | 以MHz为单位指定inclock频率。 |
Actual inclock frequency | — | 显示与期望频率最接近的inclock频率并为接口提供源。 |
FPGA/PLL speed grade | — | 指定确定PLL操作范围的FPGA/PLL速度等级。 |
Enable pll_areset port | On, Off | 开启以显现pll_areset端口。可使用pll_areset信号复位整个LVDS接口。 |
Core clock resource type | — | 指定IP核在哪个时钟网络导出一个内部生成coreclock。
注: 未来版本的 Intel® Quartus® Prime软件将会支持该功能。目前,使用QSF约束手动指定该参数。
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