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3.1.7. LVDS接口的外部PLL模式
LVDS SERDES IP核参数编辑器提供一个实现LVDS接口Use External PLL项的选项。通过使能此选项,可控制PLL设置,例如动态重配置PLL以支持不同数据速率,动态相移以及其它设置。
使能LVDS SERDES IP核发送器和接收器Use External PLL选项时,需要从IOPLL Intel® FPGA IP获得如下信息:
- 到LVDS SERDES IP核发送器和接收器SERDES的串行时钟(快速时钟)输入
- 到LVDS SERDES IP核发送器和接收器SERDES的加载使能信号
- 为发送器FPGA架构逻辑提供时钟的并行时钟(内核时钟)以及用于接收器的并行时钟
- LVDS SERDES IP核接收器的异步PLL复位端口
- DPA的PLL VCO信号和LVDS SERDES IP核接收器的soft-CDR模式
LVDS SERDES IP核参数编辑器中的Clock Resource Summary选项卡提供上述列表中信号的详细信息。
必须例化IOPLL IP核以生成各种时钟和加载使能信号。必须配置IOPLL参数编辑器中的设置如下:
- Settings选项卡中的LVDS External PLL选项
- PLL选项卡中的Output Clocks选项
- PLL选项卡中的Compensation Mode选项
LVDS功能模式 | IOPLL IP核设置 |
---|---|
TX, RX DPA, RX Soft-CDR | Direct模式 |
RX non-DPA | LVDS补偿模式 |
注: 如果将外部PLL用于跨多个I/O bank的宽型发送器接口,则仅有来自外部PLL的第二对时钟(由"[1]"索引)有效。