仅对英特尔可见 — GUID: sam1412833576062
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5.2. LVDS SERDES IP核信号
信号名称 | 宽度 | 方向 | 类型 | 说明 |
---|---|---|---|---|
inclock | 1 | Input | 时钟 | PLL参考时钟 |
pll_areset | 1 | Input | 复位 | 有效高电平异步复位LVDS SERDES IP核和PLL中所有模块 |
pll_locked | 1 | Output | 控制 | 内部PLL锁定时置位 |
信号名称 | 宽度 | 方向 | 类型 | 说明 |
---|---|---|---|---|
rx_in | N | Input | 数据 | LVDS串行输入数据 |
rx_bitslip_reset | N | Input | 复位 | 时钟数据对齐电路(位滑动)异步,有效高电平复位 |
rx_bitslip_ctrl | N | Input | 控制 |
|
rx_dpa_hold | N | Input | 控制 |
|
rx_dpa_reset | N | Input | 复位 |
|
rx_fifo_reset | N | Input | 复位 |
|
rx_out | N*J | Output | 数据 | 接收器并行数据输出
|
rx_bitslip_max | N | Output | 控制 |
|
rx_coreclock | 1 | Output | 时钟 |
|
rx_divfwdclk | N | Output | 时钟 | 每个通道和分频时钟具有理想的DPA相位
rx_divfwdclk信号可能彼此未边沿对齐,因为每个通道可能具有不同理想采样相位。每个rx_divfwdclk必须使用相同通道中的数据驱动内核逻辑。 |
rx_dpa_locked | N | Output | 控制 | 当DPA模块选择理想串行相位时,被置位
置位rx_dpa_hold后,忽略rx_dpa_locked信号的全部切换。 |
信号名称 | 宽度 | 方向 | 类型 | 说明 |
---|---|---|---|---|
tx_in | N*J | Input | 数据 | 内核的并行数据 |
tx_out | N | Output | 数据 | LVDS串行输出数据 |
tx_outclock | 1 | Output | 时钟 |
|
tx_coreclock | 1 | Output | 时钟 | 驱动串化器馈给内核逻辑
|
信号名称 | 宽度 | 方向 | 类型 | 说明 |
---|---|---|---|---|
Ext_fclk | 1 | Input | 时钟 | LVDS快速时钟
有关将该端口与IOPLL Intel® FPGA IP信号连接的详细信息,请参阅相关信息。 |
ext_loaden | 1 | Input | 时钟 | LVDS加载使能
有关将该端口与IOPLL IP核中的信号连接的详细信息,请参阅相关的信息。 |
ext_coreclock | 1 | Input | 时钟 |
|
ext_vcoph[7:0] | 8 | Input | 时钟 |
关于将该端口与IOPLL IP核中的信号连接的详细信息,请参阅相关信息。 |
ext_pll_locked | 1 | Input | 数据 | PLL锁定信号
|
ext_tx_outclock_fclk | 1 | Input | 时钟 | 快速时钟的相移版本 需要用于非180°倍数的TX输出时钟相移 |
ext_tx_outclock_ loaden | 1 | Input | 时钟 | load_enable的相移版本 需要用于非180°倍数的TX输出时钟相移 |