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4.1.2. LVDS SERDES IP核功能模式
功能性模式 | 说明 |
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Transmitter (TX) |
发送器模式下,SERDES块作为串化器运行。 PLL生成以下信号:
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Non-DPA Receiver (RX Non-DPA) |
RX non-DPA模式下,SERDES块作为旁路DPA和DPA-FIFO的解串器运行。 PLL生成fast_clock信号。由于通过fast_clock信号在bitslip处采集输入数据,因此必须确保正确的时钟数据对齐。 |
DPA-FIFO Receiver (RX DPA-FIFO) |
RX DPA-FIFO模式下,SERDES块作为DPA块解串器运行。 DPA块使用一组8个DPA时钟选择最佳相位进行数据采样。这些DPA时钟以fast_clock频率运行且彼此相距时钟相移45°。此DPA-FIFO是一个循环缓冲器,使用已选DPA时钟对输入数据进行采样,并将数据转发到LVDS时钟域。然后bitslip电路采样数据,并插入延迟将数据重新对齐,从而匹配解串数据所需的字边界。 |
Soft-CDR Receiver (RX Soft-CDR) |
RX soft-CDR模式下,IP核将最佳DPA时钟(DPACLK)转发到LVDS时钟域作为fast_clock信号。该IP核通过PCLK网络将局部时钟生成器生成的rx_divfwdclk转发到内核。 由于必须将各RX接口布局在同一I/O bank,且每个bank仅有12个PCLK资源,因此仅有12个soft-CDR通道可用。 要找出可支持每bank中soft-CDR通道的管脚对,请参阅器件管脚说明文件。器件管脚说明文件的“Dedicated Tx/Rx Channel”栏罗列了可用的LVDS管脚对,且格式为LVDS<bank number>_<pin pair> <p or n> 。如果 <pin pair> 的值为偶数,则管脚对支持soft-CDR模式。 |
Duplex (Duplex Feature) |
双工模式下,IP核自动使能发送器。可选择要使用的接收器模式。发送器和接收器的数量相同。 双工模式支持IP核将接收器和发送器置于相同I/O bank。可最多使能11个发送器和11个接收器通道。 如果使能双工模式,则外部PLL模式被禁用。 |