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5.1.3. LVDS SERDES IP核接收器设置
参数 | 值 | 说明 |
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Enable bitslip mode | On, Off | 开启后将位滑动块添加到接收器数据路径,并显现rx_bitslip_ctrl端口(每通道1个输入)。 rx_bitslip_ctrl信号的每个置位都会在指定通道的数据路径添加1位串行延迟。 |
Enable rx_bitslip_reset port | On, Off | 开启以显现可用于复位位滑动的rx_bitslip_reset端口(每通道1个输入)。 |
Enable rx_bitslip_max port | On, Off | 开启后显现rx_bitslip_max端口(每通道1个输出)。 置位后,rx_bitslip_ctrl的下一个上升沿将位滑动延迟复位至0。 |
Bitslip rollover value | 解串因子 | 指定位滑动可注入的最大延迟。 当位滑动达到指定值时,就翻转且rx_bitslip_max signal置位。 翻转值自动设置为解串因子。 |
参数 | 值 | 说明 |
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Enable rx_dpa_reset port | On, Off | 开启以显现可用于独立复位每个通道DPA逻辑的rx_dpa_reset端口。 (前称为rx_reset。) |
Enable rx_fifo_reset port | On, Off | 开启后使用您的逻辑驱动rx_fifo_reset端口以复位DPA-FIFO块。 |
Enable rx_dpa_hold port | On, Off | 打开以显现rx_dpa_hold输入端口(每通道1个输入)。 如果设置为高电平,则相应通道中的DPA逻辑不会切换采样相位。 (前称为rx_dpll_hold。) |
Enable DPA loss of lock on one change | On, Off |
解除置位rx_dpa_locked不表示数据无效。相反,它表明DPA已更改相位抽头以追踪inclock和rx_in数据间的变化。 Intel建议使用数据检查器来验证数据的准确性。 |
Enable DPA alignment only to rising edges of data | On, Off |
注: Intel建议仅将此端口用于高抖动系统,并在典型应用程序中将其关闭。
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(Simulation only) Specify PPM drift on the recovered clock(s) | — | 指定LVDS SERDES IP核仿真模型应该添加到已恢复rx_divfwdclks的相位漂移量。
注: 未来版本的 Intel® Quartus® Prime软件将会支持该功能。
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参数 | 值 | 说明 |
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Desired receiver inclock phase shift (degrees) | — | 根据输入串行数据跳变,以LVDS快速时钟的度数指定inclock的理想相位延迟。例如:指定180°意味着inclock与输入数据中心对齐。 |
Actual receiver inclock phase shift (degrees) | 取决于fast_clock和inclock的频率。请参阅相关信息。 |
将最接近可实现接收器inclock相移指定为所需接收器inclock相移。 |