25 Gbps以太网IP核用户指南

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Intel® Arria® 10 FPGAs Support
ID 683639
日期 10/31/2016
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文档目录
文档目录 x
1. 数据表 2. 启用 3. 25GbE IP核参数 4. 功能性说明 5. 复位 6. 接口和信号说明 7. 控制，状态和统计寄存器说明 8. 调试链路 9. 文档修订历史
1. 数据表 x
1.1. 25GbE IP核所支持特性 1.2. 25GbE IP核器件系列和速度等级支持 1.3. IP核验证 1.4. 性能和资源利用率 1.5. 发布信息
1.2. 25GbE IP核器件系列和速度等级支持 x
1.2.1. 器件系列支持 1.2.2. 25GbE IP核器件速度等级支持
1.3. IP核验证 x
1.3.1. 仿真环境 1.3.2. 编译检查 1.3.3. 硬件测试
2. 启用 x
2.1. IP核安装和授权 2.2. 指定 25GbE IP核参数和选项 2.3. 仿真IP核 2.4. 所生成文件的结构 2.5. 将您的IP核集成到设计中 2.6. 编译完整设计和编程FPGA
2.1. IP核安装和授权 x
2.1.1. OpenCore Plus IP评估
2.5. 将您的IP核集成到设计中 x
2.5.1. 管脚约束 2.5.2. 添加收发器PLL 2.5.3. 为具有1588 PTP特性的实例添加外部Time-of-Day模块 2.5.4. 25GbE IP核布局设置
4. 功能性说明 x
4.1. 25GbE IP核功能性说明 4.2. 用户接口到以太网传输
4.1. 25GbE IP核功能性说明 x
4.1.1. 25GbE IP核TX数据路径 4.1.2. 25 GbE TX PCS 4.1.3. 25GbE IP核RX数据路径 4.1.4. 链路故障信号接口 4.1.5. 25 GbE RX PCS 4.1.6. 流程控制 4.1.7. 1588精密时间协议接口
4.1.1. 25GbE IP核TX数据路径 x
4.1.1.1. 帧填充 4.1.1.2. 前导码插入 4.1.1.3. 数据包间间隙生成和插入 4.1.1.4. 帧校验序列（CRC32）插入
4.1.2. 25 GbE TX PCS x
4.1.2.1. TX RSFEC
4.1.3. 25GbE IP核RX数据路径 x
4.1.3.1. IP核前导码处理 4.1.3.2. IP核畸形数据包处理 4.1.3.3. 长度/类型域处理 4.1.3.4. RX CRC校验和动态转发
4.1.3.3. 长度/类型域处理 x
4.1.3.3.1. 长度检查
4.1.5. 25 GbE RX PCS x
4.1.5.1. RX RSFEC
4.1.6. 流程控制 x
4.1.6.1. TX Pause/PFC流程控制帧传输请求 4.1.6.2. XON/XOFF暂停帧
4.1.7. 1588精密时间协议接口 x
4.1.7.1. 实现包含 25GbE IP核的1588系统 4.1.7.2. PTP接收功能 4.1.7.3. PTP发送功能 4.1.7.4. 1588 PTP实例的外部Time-of-Day模块 4.1.7.5. PTP时间戳和TOD格式
4.2. 用户接口到以太网传输 x
4.2.1. 传输顺序 4.2.2. TX和RX数据路径上的比特顺序
6. 接口和信号说明 x
6.1. TX MAC接口到用户逻辑 6.2. RX MAC接口到用户逻辑 6.3. 收发器 6.4. 收发器重配置信号 6.5. Avalon-MM管理接口 6.6. 1588 PTP接口信号 6.7. 其他状态和调试信号 6.8. 复位信号
7. 控制，状态和统计寄存器说明 x
7.1. PHY寄存器 7.2. TX MAC寄存器 7.3. RX MAC寄存器 7.4. Pause/PFC流程控制寄存器 7.5. 统计寄存器 7.6. 1588 PTP寄存器 7.7. TX Reed-Solomon FEC寄存器 7.8. RX Reed-Solomon FEC寄存器
7.5. 统计寄存器 x
7.5.1. TX统计寄存器 7.5.2. RX统计寄存器
8. 调试链路 x
8.1. 错误插入测试和调试 8.2. 创建SignalTap II调试文件以匹配设计层次
1. 数据表
2. 启用
3. 25GbE IP核参数
4. 功能性说明
5. 复位
6. 接口和信号说明
7. 控制，状态和统计寄存器说明
8. 调试链路
9. 文档修订历史

2.3. 仿真IP核

可通过由IP核生成的功能性仿真模型和测试台来仿真25GbE IP核实例。功能性仿真模型是一个周期精准型模型，可用于使用工业级Verilog HDL仿真器IP核实例的快速功能性仿真。可仿真Intel提供的测试台或创建您自己的测试台以训练IP核功能性仿真模型。

功能性仿真模型和测试台文件生成于工程子目录中。这些目录中还包括编译和运行设计实例的脚本。

注： 仿真模型仅用于仿真，不可用于综合或其他目的。如使用这些模型进行综合将导致设计无法运行。

在您仿真工程的顶层封装文件中，可设置如下RTL参数以使能仿真优化。这些优化可显著减少链路初始化的时间。

  • SIM_SHORT_RST：缩短复位时间以加速仿真。
  • SIM_SHORT_AM：缩小对齐标记之间的间隔以加速对齐标记锁定。Reed-Solomon FEC使能时，使用对齐标记。
  • SIM_SIMPLE_RATE：将PLL参考时钟（clk_ref）设置为625 MHz而不是644.53125 MHz，以优化PLL仿真模型行为。

通常，通过IP核参数编辑器设置参数且不可手动更改。仅仿真优化参数例外。

要设置PHY块上的这些参数，请将如下行添加到顶层封装文件：

defparam <dut instance>.SIM_SHORT_RST = 1'b1;
defparam <dut instance>.SIM_SHORT_AM = 1'b1;
defparam <dut instance>.SIM_SIMPLE_RATE = 1'b1;
注： 实例测试台可作为在您的仿真环境中设置仿真参数时的指南。Intel提供的IP核测试台中已包含这些行。
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