25 Gbps以太网IP核用户指南

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ID 683639
日期 10/31/2016
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文档目录
文档目录 x
1. 数据表 2. 启用 3. 25GbE IP核参数 4. 功能性说明 5. 复位 6. 接口和信号说明 7. 控制，状态和统计寄存器说明 8. 调试链路 9. 文档修订历史
1. 数据表 x
1.1. 25GbE IP核所支持特性 1.2. 25GbE IP核器件系列和速度等级支持 1.3. IP核验证 1.4. 性能和资源利用率 1.5. 发布信息
1.2. 25GbE IP核器件系列和速度等级支持 x
1.2.1. 器件系列支持 1.2.2. 25GbE IP核器件速度等级支持
1.3. IP核验证 x
1.3.1. 仿真环境 1.3.2. 编译检查 1.3.3. 硬件测试
2. 启用 x
2.1. IP核安装和授权 2.2. 指定 25GbE IP核参数和选项 2.3. 仿真IP核 2.4. 所生成文件的结构 2.5. 将您的IP核集成到设计中 2.6. 编译完整设计和编程FPGA
2.1. IP核安装和授权 x
2.1.1. OpenCore Plus IP评估
2.5. 将您的IP核集成到设计中 x
2.5.1. 管脚约束 2.5.2. 添加收发器PLL 2.5.3. 为具有1588 PTP特性的实例添加外部Time-of-Day模块 2.5.4. 25GbE IP核布局设置
4. 功能性说明 x
4.1. 25GbE IP核功能性说明 4.2. 用户接口到以太网传输
4.1. 25GbE IP核功能性说明 x
4.1.1. 25GbE IP核TX数据路径 4.1.2. 25 GbE TX PCS 4.1.3. 25GbE IP核RX数据路径 4.1.4. 链路故障信号接口 4.1.5. 25 GbE RX PCS 4.1.6. 流程控制 4.1.7. 1588精密时间协议接口
4.1.1. 25GbE IP核TX数据路径 x
4.1.1.1. 帧填充 4.1.1.2. 前导码插入 4.1.1.3. 数据包间间隙生成和插入 4.1.1.4. 帧校验序列（CRC32）插入
4.1.2. 25 GbE TX PCS x
4.1.2.1. TX RSFEC
4.1.3. 25GbE IP核RX数据路径 x
4.1.3.1. IP核前导码处理 4.1.3.2. IP核畸形数据包处理 4.1.3.3. 长度/类型域处理 4.1.3.4. RX CRC校验和动态转发
4.1.3.3. 长度/类型域处理 x
4.1.3.3.1. 长度检查
4.1.5. 25 GbE RX PCS x
4.1.5.1. RX RSFEC
4.1.6. 流程控制 x
4.1.6.1. TX Pause/PFC流程控制帧传输请求 4.1.6.2. XON/XOFF暂停帧
4.1.7. 1588精密时间协议接口 x
4.1.7.1. 实现包含 25GbE IP核的1588系统 4.1.7.2. PTP接收功能 4.1.7.3. PTP发送功能 4.1.7.4. 1588 PTP实例的外部Time-of-Day模块 4.1.7.5. PTP时间戳和TOD格式
4.2. 用户接口到以太网传输 x
4.2.1. 传输顺序 4.2.2. TX和RX数据路径上的比特顺序
6. 接口和信号说明 x
6.1. TX MAC接口到用户逻辑 6.2. RX MAC接口到用户逻辑 6.3. 收发器 6.4. 收发器重配置信号 6.5. Avalon-MM管理接口 6.6. 1588 PTP接口信号 6.7. 其他状态和调试信号 6.8. 复位信号
7. 控制，状态和统计寄存器说明 x
7.1. PHY寄存器 7.2. TX MAC寄存器 7.3. RX MAC寄存器 7.4. Pause/PFC流程控制寄存器 7.5. 统计寄存器 7.6. 1588 PTP寄存器 7.7. TX Reed-Solomon FEC寄存器 7.8. RX Reed-Solomon FEC寄存器
7.5. 统计寄存器 x
7.5.1. TX统计寄存器 7.5.2. RX统计寄存器
8. 调试链路 x
8.1. 错误插入测试和调试 8.2. 创建SignalTap II调试文件以匹配设计层次
1. 数据表
2. 启用
3. 25GbE IP核参数
4. 功能性说明
5. 复位
6. 接口和信号说明
7. 控制，状态和统计寄存器说明
8. 调试链路
9. 文档修订历史

3. 25GbE IP核参数

25GbE参数编辑器提供配置25GbE IP核和仿真测试台的设置参数。

25GbE参数编辑器包含一个Example Design标签。请参阅25G Ethernet Design Example User Guide 获得关于该标签的信息。

表 10.  IP核参数
参数 范围 默认设置 说明
常规选项
器件系列 Arria 10 Arria 10 选择器件系列。
Ready Latency 0, 3 0

选择TX客户端接口上的就绪延迟值。readyLatency是Avalon-ST接口的一个属性，其定义在IP核可接受TX客户端接口数据的时钟周期期间，IP核置位l1_tx_ready信号后，延迟的时钟周期数。请参阅Avalon Interface Specifications。

选择延迟性为“3”是以增加数据路径延迟为代价来简化时序收敛。

如果将readyLatency设置为3并开启标准流程控制，则IP核中的数据可能会在IP核背压时被延迟。
PCS/PMA选项
Enable RS-FEC Enabled，Disabled Disabled 使能时，IP核实现Reed-Solomon前向纠错（FEC）。

如果开启 Enable IEEE 1588 ，则该参数不可用。且参数编辑器中对此约束并无明确说明。

流程控制选项
Enable flow control Enabled，Disabled Disabled 使能时，IP核实现流程控制。任一链路搭档出现拥塞时，相关发送控制就会发送暂停帧。寄存器设置控制流程控制行为，包括IP核是否实现标准流程控制或基于优先权的流程控制。

如果开启标准流程控制并将readyLatency设置为3，IP核中的数据可能会在IP核背压时被延迟
队列数 1-8 8 指定控制流程中所使用的队列数。
MAC选项
Enable link fault generation Enabled，Disabled Disabled 使能时，IP核实现发送IEEE 802.3-2012 IEEE Standard for Ethernet中所定义的链路故障信号。MAC包含一个管理局部和远程故障的Reconciliation Sublayer（RS，协调子层）。使能时，局部RS TX逻辑可在出现局部故障情况下发送远程故障序列，且在出现远程故障情况下发送IDLE控制字。
Enable preamble passthrough Enabled, Disabled Disabled 使能时，IP核处于RX和TX前导码直通模式。RX前导码直通模式中，IP核将前导码和Start Frame Delimiter（SFD，起始帧分界符）传送到客户端而并不将其从以太网数据包中剥离出去。TX前导码直通模式中，客户端指定前导码并提供要向以太网帧中发送的SFD。
Enable TX CRC passthrough Enabled, Disabled Disabled 使能时，TX MAC不往输出帧中插入CRC-32校验和。直通模式中，客户端必须提供至少具有64个字节的帧，包括Frame Check Sequence（FCS，帧校验序列）。禁用时，TX MAC计算并在TX MAC帧中插入32-bit FCS。

如果开启 Enable IEEE 1588 ，则此参数不可用。且参数编辑器中对此约束并无明确说明。

Enable MAC statistics counters Enabled, Disabled Enabled 使能时，IP核包含分析TX和RX流量特征的统计计数器。
IEEE 1588选项
Enable IEEE 1588 Enabled, Disabled Disabled 如果使能，则IP核通过提供挂钩（hook）来实现Precise Timing Protocol （PTP，精密时间协议）从而支持IEEE Standard 1588-2008精密时钟同步协议。

如果开启Enable TX CRC passthrough， 则此参数不可用。

如果开启 Enable RS-FEC ，则此参数不可用。且参数编辑器中对此约束并无明确说明。

Time of day format Enable 96-bit timestamp format，Enable 64-bit timestamp format, Enable both formats Enable both formats 为Time of Day模块指定接口。如果选择Enable both formats，则IP核包含 64-bit接口和96-bit接口。

此参数仅在已开启 Enable IEEE 1588 的实例中可用。且参数编辑器中对此约束并无明确说明。

Fingerprint width 1–32 4 指定IP核所处理指纹中的位数。

此参数仅在已开启 Enable IEEE 1588 的实例中可用。且参数编辑器中对此约束并无明确说明。

配置、调试和扩展选项
Enable Altera Debug Master Endpoint (ADME) Enabled, Disabled Disabled

如果使能，则此IP核开启25GbE IP核中所包含Arria 10 PHY IP核的如下特性：

  • Enable Altera Debug Master Endpoint (ADME)
  • Enable capability registers

如果关闭，则IP核配置后不具有这些性能。

请参阅Arria 10 Transceiver PHY User Guide了解更多关于Arria 10特性的信息。

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