25 Gbps以太网IP核用户指南

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ID 683639
日期 10/31/2016
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文档目录
文档目录 x
1. 数据表 2. 启用 3. 25GbE IP核参数 4. 功能性说明 5. 复位 6. 接口和信号说明 7. 控制，状态和统计寄存器说明 8. 调试链路 9. 文档修订历史
1. 数据表 x
1.1. 25GbE IP核所支持特性 1.2. 25GbE IP核器件系列和速度等级支持 1.3. IP核验证 1.4. 性能和资源利用率 1.5. 发布信息
1.2. 25GbE IP核器件系列和速度等级支持 x
1.2.1. 器件系列支持 1.2.2. 25GbE IP核器件速度等级支持
1.3. IP核验证 x
1.3.1. 仿真环境 1.3.2. 编译检查 1.3.3. 硬件测试
2. 启用 x
2.1. IP核安装和授权 2.2. 指定 25GbE IP核参数和选项 2.3. 仿真IP核 2.4. 所生成文件的结构 2.5. 将您的IP核集成到设计中 2.6. 编译完整设计和编程FPGA
2.1. IP核安装和授权 x
2.1.1. OpenCore Plus IP评估
2.5. 将您的IP核集成到设计中 x
2.5.1. 管脚约束 2.5.2. 添加收发器PLL 2.5.3. 为具有1588 PTP特性的实例添加外部Time-of-Day模块 2.5.4. 25GbE IP核布局设置
4. 功能性说明 x
4.1. 25GbE IP核功能性说明 4.2. 用户接口到以太网传输
4.1. 25GbE IP核功能性说明 x
4.1.1. 25GbE IP核TX数据路径 4.1.2. 25 GbE TX PCS 4.1.3. 25GbE IP核RX数据路径 4.1.4. 链路故障信号接口 4.1.5. 25 GbE RX PCS 4.1.6. 流程控制 4.1.7. 1588精密时间协议接口
4.1.1. 25GbE IP核TX数据路径 x
4.1.1.1. 帧填充 4.1.1.2. 前导码插入 4.1.1.3. 数据包间间隙生成和插入 4.1.1.4. 帧校验序列（CRC32）插入
4.1.2. 25 GbE TX PCS x
4.1.2.1. TX RSFEC
4.1.3. 25GbE IP核RX数据路径 x
4.1.3.1. IP核前导码处理 4.1.3.2. IP核畸形数据包处理 4.1.3.3. 长度/类型域处理 4.1.3.4. RX CRC校验和动态转发
4.1.3.3. 长度/类型域处理 x
4.1.3.3.1. 长度检查
4.1.5. 25 GbE RX PCS x
4.1.5.1. RX RSFEC
4.1.6. 流程控制 x
4.1.6.1. TX Pause/PFC流程控制帧传输请求 4.1.6.2. XON/XOFF暂停帧
4.1.7. 1588精密时间协议接口 x
4.1.7.1. 实现包含 25GbE IP核的1588系统 4.1.7.2. PTP接收功能 4.1.7.3. PTP发送功能 4.1.7.4. 1588 PTP实例的外部Time-of-Day模块 4.1.7.5. PTP时间戳和TOD格式
4.2. 用户接口到以太网传输 x
4.2.1. 传输顺序 4.2.2. TX和RX数据路径上的比特顺序
6. 接口和信号说明 x
6.1. TX MAC接口到用户逻辑 6.2. RX MAC接口到用户逻辑 6.3. 收发器 6.4. 收发器重配置信号 6.5. Avalon-MM管理接口 6.6. 1588 PTP接口信号 6.7. 其他状态和调试信号 6.8. 复位信号
7. 控制，状态和统计寄存器说明 x
7.1. PHY寄存器 7.2. TX MAC寄存器 7.3. RX MAC寄存器 7.4. Pause/PFC流程控制寄存器 7.5. 统计寄存器 7.6. 1588 PTP寄存器 7.7. TX Reed-Solomon FEC寄存器 7.8. RX Reed-Solomon FEC寄存器
7.5. 统计寄存器 x
7.5.1. TX统计寄存器 7.5.2. RX统计寄存器
8. 调试链路 x
8.1. 错误插入测试和调试 8.2. 创建SignalTap II调试文件以匹配设计层次
1. 数据表
2. 启用
3. 25GbE IP核参数
4. 功能性说明
5. 复位
6. 接口和信号说明
7. 控制，状态和统计寄存器说明
8. 调试链路
9. 文档修订历史

6.2. RX MAC接口到用户逻辑

RX MAC提供一个Avalon-ST接口到FPGA架构。 数据路径由单个64-bit字组成。
表 13.  Avalon-ST RX数据路径 clk_rxmac时钟是所有接口信号的时钟。

信号

方向

说明
clk_rxmac 输出 RX MAC的时钟。从传入数据恢复。rx_pcs_ready被置位后，可确保该时钟稳定。该时钟的频率为390.625 MHz。所有RX MAC接口信号同步于clk_rxmac。
l1_rx_data[63:0] 输出

来自MAC的数据输出。Bit 63为MSB而bit 0为LSB。以从左到右的惯常顺序读取字节。IP核根据以太网标准的要求逆转字节顺序。
l1_rx_valid 输出 置位后，显示l1_rx_data[63:0]正在驱动有效数据。

如果关闭 Enable RS-FEC ，则IP核在同一数据包的 l1_tx_startofpacket和l1_tx_endofpacket置位间不断置位此信号。然而， 如果开启 Enable RS-FEC ，在标签对齐周期中IP核会驱动IDLE周期。

l1_rx_startofpacket 输出

置位后，表示帧的第一字节。
l1_rx_endofpacket 输出 置位后，表示帧校验序列（FCS）之前帧的最后字节。CRC直通模式中，它是FCS的最后一个字节。此数据包可以任何字节结束。
l1_rx_empty[2:0] 输出 l1_rx_endofpacket被置位时，指定空字节数。

此数据包可在任何字节处结束。空字节为低阶字节。
l1_rx_error[5:0] 输出

在与l1_rx_endofpacket相同的周期被置位时，表示当前数据包应被视为错误包。l1_rx_error的6个位可说明如下错误：

  • l1_rx_error[5]：未使用。
  • l1_rx_error[4]：载荷长度错误。如果长度字段<1535字节（0x600字节），所接收载荷长度小于载荷长度字段中发布的载荷长度。
  • l1_rx_error[3]：过大帧。此帧大于RXMAC_SIZE_CONFIG寄存器中所指定的值。
  • l1_rx_error[2]：过小帧–此帧小于64字节。帧大小= 头大小+载荷大小。
  • l1_rx_error[1]：CRC错误。计算得出的CRC值与接收到的CRC不同。
  • l1_rx_error[0]：格式错误的数据包。数据包以非终止控制字符终止。该位被置位后，l1_rx_error[1]也被置位。
l1_rxstatus_valid 输出 置位后，显示l1_rxstatus_data正在驱动有效数据。
l1_rxstatus_data[39:0] 输出

指定已接收帧的相关信息。以下字段定义为:

  • [Bit 39]：置位后，显示PFC帧
  • [Bit 38]：置位后，显示单播帧
  • Bit[37]：置位后，显示组播帧
  • Bit[36]：置位后，显示广播帧
  • Bit[35]：置位后，显示暂停帧
  • Bit[34]：置位后，显示控制帧
  • Bit[33]：置位后，显示VLAN帧
  • Bit[32]：置位后，显示堆栈式VLAN帧
  • Bits[31:16]：指定从目的地址第一字节到FCS最后字节的帧长度
  • Bits[15:0]：指定载荷长度
pause_receive_rx[FCQN-1:0] 输出 pause_receive_rx[FCQN-1:0]的每个位显示相应队列正在暂停。
图 28. 25 GbE l1_rx_data 接收顺序是从最高字节到最低字节。该时序图中，目的地址的第一字节在l1_rx_data[65:56] ，0xfbe4 . . . 。
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