25 Gbps以太网IP核用户指南

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ID 683639
日期 10/31/2016
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文档目录
文档目录 x
1. 数据表 2. 启用 3. 25GbE IP核参数 4. 功能性说明 5. 复位 6. 接口和信号说明 7. 控制，状态和统计寄存器说明 8. 调试链路 9. 文档修订历史
1. 数据表 x
1.1. 25GbE IP核所支持特性 1.2. 25GbE IP核器件系列和速度等级支持 1.3. IP核验证 1.4. 性能和资源利用率 1.5. 发布信息
1.2. 25GbE IP核器件系列和速度等级支持 x
1.2.1. 器件系列支持 1.2.2. 25GbE IP核器件速度等级支持
1.3. IP核验证 x
1.3.1. 仿真环境 1.3.2. 编译检查 1.3.3. 硬件测试
2. 启用 x
2.1. IP核安装和授权 2.2. 指定 25GbE IP核参数和选项 2.3. 仿真IP核 2.4. 所生成文件的结构 2.5. 将您的IP核集成到设计中 2.6. 编译完整设计和编程FPGA
2.1. IP核安装和授权 x
2.1.1. OpenCore Plus IP评估
2.5. 将您的IP核集成到设计中 x
2.5.1. 管脚约束 2.5.2. 添加收发器PLL 2.5.3. 为具有1588 PTP特性的实例添加外部Time-of-Day模块 2.5.4. 25GbE IP核布局设置
4. 功能性说明 x
4.1. 25GbE IP核功能性说明 4.2. 用户接口到以太网传输
4.1. 25GbE IP核功能性说明 x
4.1.1. 25GbE IP核TX数据路径 4.1.2. 25 GbE TX PCS 4.1.3. 25GbE IP核RX数据路径 4.1.4. 链路故障信号接口 4.1.5. 25 GbE RX PCS 4.1.6. 流程控制 4.1.7. 1588精密时间协议接口
4.1.1. 25GbE IP核TX数据路径 x
4.1.1.1. 帧填充 4.1.1.2. 前导码插入 4.1.1.3. 数据包间间隙生成和插入 4.1.1.4. 帧校验序列（CRC32）插入
4.1.2. 25 GbE TX PCS x
4.1.2.1. TX RSFEC
4.1.3. 25GbE IP核RX数据路径 x
4.1.3.1. IP核前导码处理 4.1.3.2. IP核畸形数据包处理 4.1.3.3. 长度/类型域处理 4.1.3.4. RX CRC校验和动态转发
4.1.3.3. 长度/类型域处理 x
4.1.3.3.1. 长度检查
4.1.5. 25 GbE RX PCS x
4.1.5.1. RX RSFEC
4.1.6. 流程控制 x
4.1.6.1. TX Pause/PFC流程控制帧传输请求 4.1.6.2. XON/XOFF暂停帧
4.1.7. 1588精密时间协议接口 x
4.1.7.1. 实现包含 25GbE IP核的1588系统 4.1.7.2. PTP接收功能 4.1.7.3. PTP发送功能 4.1.7.4. 1588 PTP实例的外部Time-of-Day模块 4.1.7.5. PTP时间戳和TOD格式
4.2. 用户接口到以太网传输 x
4.2.1. 传输顺序 4.2.2. TX和RX数据路径上的比特顺序
6. 接口和信号说明 x
6.1. TX MAC接口到用户逻辑 6.2. RX MAC接口到用户逻辑 6.3. 收发器 6.4. 收发器重配置信号 6.5. Avalon-MM管理接口 6.6. 1588 PTP接口信号 6.7. 其他状态和调试信号 6.8. 复位信号
7. 控制，状态和统计寄存器说明 x
7.1. PHY寄存器 7.2. TX MAC寄存器 7.3. RX MAC寄存器 7.4. Pause/PFC流程控制寄存器 7.5. 统计寄存器 7.6. 1588 PTP寄存器 7.7. TX Reed-Solomon FEC寄存器 7.8. RX Reed-Solomon FEC寄存器
7.5. 统计寄存器 x
7.5.1. TX统计寄存器 7.5.2. RX统计寄存器
8. 调试链路 x
8.1. 错误插入测试和调试 8.2. 创建SignalTap II调试文件以匹配设计层次
1. 数据表
2. 启用
3. 25GbE IP核参数
4. 功能性说明
5. 复位
6. 接口和信号说明
7. 控制，状态和统计寄存器说明
8. 调试链路
9. 文档修订历史

2.4. 所生成文件的结构

Quartus Prime软件生成如下IP核输出文件结构。

请参阅 25GbE Design Example User Guide了解更多关于设计实例文件结构的信息。

图 4. IP核生成文件
表 8.  IP核生成文件

文件名

说明
<Your_ip>.qsysyour_ip>.qsys ( Quartus® Prime Standard Edition only)

Qsys系统或顶层IP实例文件。<your_ip>是您为自己IP实例的自定义命名。

<your_ip>.ip ( Quartus® Prime Pro Edition only)

<system>.sopcinfo

您的Qsys系统中连接和IP组件参数化说明。可对其内容进行解析以了解开发IP组件的软件驱动程序时的要求。（仅 Quartus® Prime Standard Edition）

下游工具，如 Nios® II工具链，使用此文件。为 Nios® II工具链生成的.sopcinfo文件和system.h文件中包含关于主端口所访问的从端口中每个从端口的地址映射信息。不同主端口可能具有不同的地址映射来访问特定的从组件。

<your_ip>.cmp VHDL Component Declaration（.cmp）文件是一个文本文档，包含可用于VHDL设计的逻辑类型和端口定义。
<your_ip>.html

具有连接信息的报告。通过存储器映射显示每个从端口（及其所连接的每个主端口和参数约束）的地址。

<your_ip>_generation.rpt IP或Qsys生成日志文件。IP生成期间的报文摘要。
<your_ip>.debuginfo 包含生成后信息。用于传送关于Qsys互联的System Console和Bus Analyzer Toolkit信息。Bus Analysis Toolkit使用此文件识别Qsys互联中的调试组件。（仅 Quartus® Prime Standard Edition）
<your_ip>.qgsimc 罗列了仿真参数以支持增量再生成。（仅 Quartus® Prime Pro Edition）
<your_ip>.qgsynthc 罗列了综合参数以支持增量再生成。（仅 Quartus® Prime Pro Edition）
<your_ip>.qip

包含关于IP组件的全部所需信息以在Quartus Prime软件中集成和编译IP组件。
<your_ip>.csv 包含关于IP组件更新状态的信息。

<your_ip>.bsf

代表IP实例的Block Symbol File（.bsf）用于Quartus Prime Block Diagram Files（.bdf）

<your_ip>.spd

ip-make-simscript所需的输入文件以便为所支持的仿真器生成仿真脚本。.spd文件包含一个用于仿真的生成文件列表，以及可初始化的存储器的信息。

<your_ip>.ppf Pin Planner File（.ppf）储存的是为结合Pin Planner的使用而创建的IP组件端口和节点约束。
<your_ip>_bb.v 可将Verilog黑匣（_bb.v）文件用作使用黑匣的空模块声明。
<your_ip>.sip 包含IP组件NativeLink仿真所需的信息。必须将.sip 文件添加到您的Quartus Prime项目中。
<your_ip>_inst.v or _inst.vhd HDL实例例化模板。可将此文件内容复制和粘贴到您的HDL文件中从而例化IP实例。
<your_ip>.regmap 如果IP包含寄存器信息，则生成.regmap文件。.regmap文件说明主接口和从接口的寄存器映射信息。此文件通过提供更多关于系统的详细信息来补充.sopcinfo文件。从而使能System Console（系统控制台）中的寄存器显示视图和用户可自定义的统计数据。
<your_ip>.svd

允许硬核处理器系统（HPS）System Debug（系统调试）工具查看Qsys系统中连接到HPS的外设的寄存器映射。

综合期间，System Console主接口可见的从接口.svd文件都储存在调试部分的.sof 文件中。System Console读取Qsys可查询寄存器映射信息的这个部分。对于系统从接口，Qsys可按名称访问这类寄存器。

<your_ip>.v

or

<your_ip>.vhd 		例化综合或仿真的每个子模块或子IP核的HDL文件。
mentor/

包含一个ModelSim脚本msim_setup.tcl以设置并运行一个仿真。

aldec/

包含一个Riviera-PRO脚本rivierapro_setup.tcl以设置并运行一个仿真。

synopsys/vcs/

synopsys/vcsmx/

包含一个壳脚本（shell script）vcs_setup.sh以设置并运行一个VCS®仿真。

包含一个壳脚本vcsmx_setup.sh和synopsys_ sim.setup文件以设置并运行一个VCS MX®仿真。

cadence/

包含一个壳脚本ncsim_setup.sh和其他设置文件以设置并运行一个NCSIM仿真。

submodules/ 包含IP核子模块的HDL文件。
<child IP cores>/ 对于每个已生成的子IP核目录，Qsys也相应生成synth/和sim/子目录。
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