F-Tile Serial Lite IV Intel® FPGA IP设计实例用户指南

下载 PDF
ID 683287
日期 12/13/2021
Public
文档目录
文档目录 x
1. 关于F-Tile Serial Lite IV Intel® FPGA IP设计实例用户指南 2. 快速入门指南 3. F-Tile Serial Lite IV设计实例详细描述 4. F-Tile Serial Lite IV Intel® FPGA IP设计实例用户指南存档 5. F-Tile Serial Lite IV Intel® FPGA IP设计实例用户指南文档修订历史
2. 快速入门指南 x
2.1. 设计实例结构框图 2.2. 软件和硬件要求 2.3. 生成设计 2.4. 编译和仿真设计 2.5. 编译和测试设计
2.3. 生成设计 x
2.3.1. 设计实例参数 2.3.2. 目录结构
3. F-Tile Serial Lite IV设计实例详细描述 x
3.1. 功能特性 3.2. 设计实例组件 3.3. 仿真 3.4. 硬件测试 3.5. 错误处理 3.6. 链路调试顺序 3.7. F-Tile Serial Lite IV IP工具包
3.2. 设计实例组件 x
3.2.1. 流量发生器 3.2.2. 流量检查器 3.2.3. DCFIFO
3.3. 仿真 x
3.3.1. 基础模式的仿真结果 3.3.2. 全模式的仿真结果
3.7. F-Tile Serial Lite IV IP工具包 x
3.7.1. 设置和运行工具包 3.7.2. 工具包GUI设置
1. 关于F-Tile Serial Lite IV Intel® FPGA IP设计实例用户指南
2. 快速入门指南
3. F-Tile Serial Lite IV设计实例详细描述
4. F-Tile Serial Lite IV Intel® FPGA IP设计实例用户指南存档
5. F-Tile Serial Lite IV Intel® FPGA IP设计实例用户指南文档修订历史

3.6. 链路调试顺序

F-Tile Serial Lite IV IP为TX和RX提供链路调试顺序，您可以在调试设计时使用该顺序。
图 11. TX链路调试流程图
表 12.  TX链路调试信号
信号 位置 描述
tx_link_up 顶层TX信号 IP置位该信号以指示初始化序列已完成，并且IP已准备好传输数据。
tx_pll_locked 顶层PHY信号 此高电平有效信号指示收发器锁定到参考时钟。
phy_tx_lanes_stable 顶层PHY信号 当TX数据路径已准备好发送数据时，IP置位该信号。
phy_ehip_ready[(n*2)-1:0] 顶层PHY信号 tx_pcs_fec_phy_reset_n和rx_pcs_fec_phy_reset_n信号解除置位后，IP置位该信号以指示定制PCS已完成内部初始化，并准备传输。
图 12. RX链路调试流程图
表 13.  RX链路调试信号
信号 位置 描述
rx_link_up 顶层RX信号 IP置位该信号以指示初始化序列已完成，并且IP已准备好接收数据。
phy_rx_pcs_ready[(n*2)-1:0] 顶层PHY信号 当RX数据路径已准备好接收数据时，IP置位该信号。
phy_rx_block_lock[(n*2)-1:0] 顶层PHY信号 IP置位此信号以指示通道的66b块对齐已完成。
二级标题