F-Tile Serial Lite IV Intel® FPGA IP设计实例用户指南

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ID 683287
日期 12/13/2021
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1. 关于F-Tile Serial Lite IV Intel® FPGA IP设计实例用户指南 2. 快速入门指南 3. F-Tile Serial Lite IV设计实例详细描述 4. F-Tile Serial Lite IV Intel® FPGA IP设计实例用户指南存档 5. F-Tile Serial Lite IV Intel® FPGA IP设计实例用户指南文档修订历史
2. 快速入门指南 x
2.1. 设计实例结构框图 2.2. 软件和硬件要求 2.3. 生成设计 2.4. 编译和仿真设计 2.5. 编译和测试设计
2.3. 生成设计 x
2.3.1. 设计实例参数 2.3.2. 目录结构
3. F-Tile Serial Lite IV设计实例详细描述 x
3.1. 功能特性 3.2. 设计实例组件 3.3. 仿真 3.4. 硬件测试 3.5. 错误处理 3.6. 链路调试顺序 3.7. F-Tile Serial Lite IV IP工具包
3.2. 设计实例组件 x
3.2.1. 流量发生器 3.2.2. 流量检查器 3.2.3. DCFIFO
3.3. 仿真 x
3.3.1. 基础模式的仿真结果 3.3.2. 全模式的仿真结果
3.7. F-Tile Serial Lite IV IP工具包 x
3.7.1. 设置和运行工具包 3.7.2. 工具包GUI设置
1. 关于F-Tile Serial Lite IV Intel® FPGA IP设计实例用户指南
2. 快速入门指南
3. F-Tile Serial Lite IV设计实例详细描述
4. F-Tile Serial Lite IV Intel® FPGA IP设计实例用户指南存档
5. F-Tile Serial Lite IV Intel® FPGA IP设计实例用户指南文档修订历史

3.2.3. DCFIFO

该设计在TX和RX数据路径上使用2个DCFIFO块。DCFIFO块处理不同时钟域之间时钟交叉的数据流和控制信号。

表 8.  TX和RX DCFIFO配置
参数 值
lpm_width （通道数 x 64）+32
lpm_numwords 64

通过FIFO传输的数据格式类似于流量发生器生成的数据格式。

图 7. 数据格式
表 9.  控制信号该表格列出了IP如何将TX和RX控制信号与数据总线信号并置（concatenate）后传递数据。
控制DCFIFO Data Out Bit 信号 描述
[20]

tx_valid

rx_valid

指示TX或RX数据对Full和Basic模式有效。
[19]

tx_start_of_packet

rx_start_of_packet

指示TX或RX数据包的开始。

仅适用于全模式。
[18]

tx_end_of_packet

rx_end_of_packet

指示TX或RX数据包的结束。

仅适用于全模式。
[17:10]

tx_channel

rx_channel

当前周期数上传输或者接收的数据的通道号。

仅适用于全模式。

[9:5]

tx_empty

rx_empty

指示TX或RX数据的最终突发中的无效字个数。

仅适用于全模式。
[4:1]

tg_tx_num_valid_bytes_eob

tc_rx_num_valid_bytes_eob

指示最终突发的最后一个字中的有效字节数目。

仅适用于全模式。
[0]

tg_tx_is_usr_cmd

tc_rx_is_usr_cmd

启动用户定义的信息循环。

  • 全模式：必须与tx_startofpacket或rx_startofpacket一致
  • 基础模式：不支持。
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