F-Tile Serial Lite IV Intel® FPGA IP设计实例用户指南

ID 683287
日期 12/13/2021
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2.3.2. 目录结构

Intel® Quartus® Prime Pro Edition软件生成的设计实例位于以下文件夹:
  • <user_defined_design_example_directory>/ed_sim
  • <user_defined_design_example_directory>/ed_synth

下图显示的目录,包含设计实例的生成文件

图 5.  Intel® Agilex® F-Tile Serial Lite IV设计实例的目录结构
表 5.  生成的设计实例的目录和文件描述
目录/文件 描述
ed_sim/tb_components 本目录包含测试台文件。
ed_sim/common 本目录包含所有仿真器使用的.tcl脚本。

ed_sim/cadence

ed_sim/mentor

ed_sim/xcelium

ed_sim/synopsys/vcs

包含仿真脚本的目录。这些目录也作为仿真器的工作区域。

对于单工Tx/Rx模式:

ed_sim/seriallite4_tx_0

ed_sim/seriallite4_rx_0

对于双工模式:

ed_sim/seriallite4_dup
包含设计实例仿真源文件的目录。

ed_sim/seriallite4_tx_0.ip

ed_sim/seriallite4_rx_0.ip

ed_sim/seriallite4_dup.ip

ed_sim/seriallite4_system_pll.ip

设计的IP-XACT表示。
ed_synth/seriallite_iv_streaming_demo.qpf Intel® Quartus® Prime Pro Edition工程文件
ed_synth/seriallite_iv_streaming_demo.qsf Intel® Quartus® Prime Pro Edition设置文件
ed_synth/seriallite_iv_streaming_demo.sdc Synopsys设计约束(SDC)文件。
ed_synth/src 包含设计实例可综合组件的目录。
ed_synth/src/seriallite_iv_streaming_demo.v 设计实例顶层HDL。

ed_synth/demo_control

每个可综合组件的目录,包括Platform Designer生成的IP,例如Demo Management和Demo Control模块。